KR20010001025A - 반도체소자의 미세패턴 형성방법 - Google Patents

반도체소자의 미세패턴 형성방법 Download PDF

Info

Publication number
KR20010001025A
KR20010001025A KR1019990019985A KR19990019985A KR20010001025A KR 20010001025 A KR20010001025 A KR 20010001025A KR 1019990019985 A KR1019990019985 A KR 1019990019985A KR 19990019985 A KR19990019985 A KR 19990019985A KR 20010001025 A KR20010001025 A KR 20010001025A
Authority
KR
South Korea
Prior art keywords
patterns
pattern
subphotomask
group
forming
Prior art date
Application number
KR1019990019985A
Other languages
English (en)
Other versions
KR100307631B1 (ko
Inventor
김기준
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990019985A priority Critical patent/KR100307631B1/ko
Priority to US09/583,551 priority patent/US6498105B1/en
Publication of KR20010001025A publication Critical patent/KR20010001025A/ko
Application granted granted Critical
Publication of KR100307631B1 publication Critical patent/KR100307631B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 하나의 물질막을 적어도 2개의 부포토마스크를 사용하여 패터닝하는 방법을 개시한다. 이 방법은 반도체기판 상에 하나의 물질막을 형성하고, 하나의 물질막을 각 부포토마스크를 사용하여 적어도 2회 패터닝한다. 하나의 부포토마스크에 그려진 패턴들은 다른 하나의 부포토마스크에 그려진 패턴들과 서로 다른 형태나 크기를 갖는다. 또한, 하나의 부포토마스크에 그려진 패턴들의 일부는 다른 하나의 부포토마스크에 그려진 패턴들과 중복될 수도 있다. 이에 따라, 하나의 물질막에 형성되는 모든 패턴들의 프로파일을 최적화시킬 수 있다.

Description

반도체소자의 미세패턴 형성방법{Method for forming fine patterns of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 미세패턴을 형성하는 방법에 관한 것이다.
반도체소자의 집적도가 증가함에따라 미세패턴을 형성하는 방법 또는 그에 필요한 포토마스크에 관한 연구가 점점 활발히 진행되고 있다. 최근에 미세패턴을 형성하는 방법으로 위상쉬프트 마스크를 사용하는 공정이 널리 이용되고 있다. 그러나, 위상쉬프트 마스크를 제작하는 데에는 매우 정교한 기술이 요구되고, 위상쉬프트 마스크를 사용하는 공정은 일정주기로 배열되는 패턴을 형성하는 데 효과적이다. 따라서, 위상쉬프트 마스크를 사용하는 공정은 비주기적으로 배치되는 미세패턴을 형성하는 데에 적합하지 않을 뿐만 아니라, 위상쉬프트 마스크를 제작하는 데 드는 비용이 높은 문제점이 있다.
한편, 일반적인 포토마스크를 사용하여 미세패턴을 형성하는 방법은 패턴밀도가 증가할수록 패턴의 프로파일이 비정상적으로 형성된다.
도 1은 종래의 포토마스크(M)의 일 부분에 대한 평면도이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 패턴밀도가 높은 셀 어레이 영역 및 패턴밀도가 낮은 주변회로 영역에 해당한다.
도 1을 참조하면, 셀 어레이 영역(a)에 복수개의 콘택홀 패턴(CT)이 서로 일정간격(d)을 두고 2차원적으로 배치되고, 주변회로 영역(b)의 콘택홀 패턴들(CT)은 상기 일정간격(d)보다 넓은 간격을 유지하도록 배치된다.
도 2의 (a)는 도 1의 포토마스크(M)의 AA'를 따른 단면도이고, 도 2의 (b)는 사진공정에 의해 도 2의 (a)의 포토마스크(M)를 통과하는 빛의 세기를 포토마스크(M)의 위치별로 보여주는 그래프이고, 도 2의 (c)는 도 2의 (b)에 도시된 빛의 세기에 기인하여 형성된 포토레지스트 패턴(PR)의 프로파일을 보여주는 단면도이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 도 1의 셀 어레이 영역(a) 및 주변회로 영역(b)에 해당한다.
도 2를 참조하면, 반도체기판(1) 상에 층간절연막(3)을 형성하고, 상기 층간절연막(3) 상에 층간절연막(3)에 대하여 식각 선택비를 갖는 식각 마스크층(5)을 형성한다. 상기 식각 마스크층(5)은 일반적으로 실리콘질화막으로 형성한다. 상기 식각 마스크층(5) 상에 포토레지스트막를 형성하고, 상기 포토레지스트막을 도 2의 (a)에 도시된 포토마스크(M) 및 자외선과 같은 빛(L)를 사용하여 노광시킨다. 이때, 포토마스크(M)는 투명한 기판(G)과 상기 투명한 기판(G)의 한 쪽면의 소정영역에 형성된 차광물질 패턴(CR), 예컨대 크롬 패턴으로 구성된다. 상기 차광물질 패턴(CR)은 도 1의 콘택홀 패턴(CT)들 사이의 영역에 해당하는 부분에 형성된다. 따라서, 차광물질 패턴(CR)들 사이의 영역은 콘택홀이 형성되는 영역에 해당한다.
상기한 바와 같이 포토마스크(M)에 빛(L)을 조사시키면, 차광물질 패턴(CR)들 사이의 투명한 기판(G)을 통하여 빛(L)이 통과한다. 상기 투명한 기판(G)을 통과한 빛은 반도체기판(1) 상부에 형성된 포토레지스트막의 소정영역을 노광시킨다. 이때, 상기 층간절연막(3) 상에 반사방지막 역할을 하는 식각 마스크층(5)을 형성할지라도, 서로 이웃한 콘택홀 패턴(CT)들 사이의 간격(d)가 감소할수록 각 차광물질 패턴(CR)들 사이의 투명한 기판(G)을 통과하는 빛의 회절현상(diffraction effect) 또는 간섭현상(interference effect)은 더욱 심하게 발생한다. 이에 따라, 도 2의 (b)에 도시된 바와 같이 차광물질 채턴(CR) 아래의 영역에도 빛이 조사된다. 결과적으로, 패턴밀도가 높은 셀 어레이 영역(a)에 형성되는 포토레지스트 패턴(PR)은 비정상적인 프로파일을 갖는다. 이에 따라, 상기 포토레지스트 패턴(PR)을 식각 마스크로 사용하여 식각 마스크층(5) 및 층간절연막(3)을 식각하면, 패턴밀도가 높은 셀 어레이 영역(a)에 비정상적인 프로파일을 갖는 콘택홀이 형성된다.
또한, 상기 종래의 기술에 따르면, 상기 포토마스크(M)에 그려진 패턴들의 크기 또는 형태(shape)가 서로 다른 경우에, 반도체기판 상에 형성되는 모든 패턴들의 프로파일을 최적화시키기가 어렵다. 예를 들면, 상기 포토마스크(M)에 서로 다른 크기 또는 형태를 갖는 패턴들이 혼재하는 경우에, 모든 패턴들의 프로파일을 최적화시키기가 어렵다. 이는, 패턴의 크기 또는 형태에 따라 사진공정의 조건, 예컨대 노광조건 및 현상조건이 달라야 하기 때문이다.
본 발명의 목적은 패턴밀도가 높은 영역에 형성되는 미세패턴들의 프로파일 또는 크기나 형태가 서로 다른 패턴들이 혼재하는 영역에 형성되는 모든 패턴들의 프로파일을 최적화시킬 수 있는 미세패턴 형성용 포토마스크를 제공하는 데 있다.
본 발명의 다른 목적은 상기 포토마스크를 사용하여 미세패턴을 형성하는 방법을 제공하는 데 있다.
도 1은 종래기술에 따른 포토마스크의 평면도이다.
도 2의 (a)는 도 1의 AA'에 따른 단면도이다.
도 2의 (b)는 도 2의 (a)에 도시된 포토마스크를 통과하는 빛의 세기를 위치별로 보여주는 그래프이다.
도 2의 (c)는 도 2의 (a)에 도시된 포토마스크를 사용하여 형성한 포토레지스트 패턴의 프로파일을 보여주는 단면도이다.
도 3은 본 발명의 일 실시예를 설명하기 위한 콘택패턴 레이아웃도이다.
도 4의 (a) 및 (b)는 도 3의 레이아웃도로부터 제작된 2개의 부포토마스크들의 평면도들이다.
도 5 내지 도 8은 도 4에 도시된 2개의 부포토마스크를 사용하여 미세패턴을 형성하는 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 다른 실시예를 설명하기 위한 콘택패턴의 레이아웃도이다.
도 10의 (a) 및 (b)는 도 9에 도시된 레이아웃도로부터 제작된 2개의 부포토마스크들의 평면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상에 형성된 하나의 물질층을 식각하여 복수개의 패턴들을 형성하기 위한 미세패턴 형성용 포토마스크를 제공한다. 상기 미세패턴 형성용 포토마스크는 적어도 2개의 부포토마스크(sub-photomask)를 포함한다. 각 부포토마스크는 하나의 투명한 기판과 상기 하나의 투명한 기판의 한쪽면에 그려진 패턴들로 구성된다. 상기 하나의 부포토마스크에 그려진 일 그룹의 패턴들은 반도체기판 상에 최종적으로 형성되는 복수개의 패턴들을 상기 부포토마스크의 수량대로 분류시킨 그룹들중 어느 하나의 그룹의 패턴들에 해당한다. 예를 들면, 본 발명에 따른 포토마스크가 2개의 부포토마스크, 예컨대 제1 및 제2 부포토마스크로 구성되는 경우에, 제1 부포토마스크의 기판 상에 그려진 패턴들, 즉 제1 그룹의 패턴들은 상기 복수개의 패턴들의 일부 패턴들이 전사된(transcribed) 차광물질 패턴들이고, 제2 부포토마스크의 기판 상에 그려진 패턴들, 즉 제2 그룹의 패턴들은 상기 복수개의 패턴들중 제1 그룹의 패턴들을 제외한 나머지 패턴들이 전사된 차광물질 패턴들이다.
한편, 하나의 부포토마스크에 그려진 일 그룹의 패턴들중 적어도 하나의 패턴은 다른 부포토마스크에도 중복되어 그려질 수도 있다. 이때, 상기 중복된 적어도 하나의 패턴은 하나의 부포토마스크를 사용하는 1회의 사진공정만으로는 완전히 패터닝하기가 어려운 패턴, 예컨대 정렬키(alignment key) 등과 같은 패턴들에 해당할 수 있다.
상기 복수개의 패턴들이 모두 동일한 크기를 갖는 경우에 상기 각 부포토마스크의 기판 상에 그려진 패턴들 사이의 최소간격은 상기 복수개의 패턴들 사이의 최소간격보다 넓은 것이 바람직하다. 이에 따라, 각 부포토마스크를 사용하여 사진공정을 실시하는 경우에 각 패턴들 사이의 간격이 증가되어 빛의 간섭현상 및/또는 회절현상을 현저히 억제시킬 수 있다.
한편, 상기 복수개의 패턴들이 적어도 2가지의 서로 다른 형태를 갖는 패턴들로 구성되는 경우에, 서로 동일한 형태를 갖는 패턴들만을 하나의 부포토마스크의 기판 상에 전사시키는 것이 바람직하다. 예를 들면, 상기 복수개의 패턴들이 직사각형 형태의 패턴들과 정사각형 형태의 패턴들로 구성된 경우에, 직사각형 형태의 패턴들은 하나의 부포토마스크의 기판 상에 전사시키고 정사각형 형태의 패턴들은 다른 하나의 부포토마스크의 기판 상에 전사시키는 것이 바람직하다. 여기서, 상기 직사각형 형태의 패턴은 바(bar) 형태의 배선을 형성하기 위한 패턴 또는 타원형의 콘택홀을 형성하기 위한 패턴에 해당할 수 있고, 상기 정사각형의 패턴은 원형의 콘택홀을 형성하기 위한 패턴에 해당할 수 있다. 이에 따라, 각 부포토마스크를 사용하는 사진공정을 실시할 때마다 공정조건을 변화시킴으로써, 반도체기판 상에 형성되는 정사각형 패턴들 및 직사각형 패턴들의 프로파일들을 모두 최적화시키기가 용이하다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체기판 상에 형성되는 모든 패턴들의 프로파일을 최적화시킬 수 있는 미세패턴 형성방법을 제공한다. 이 방법은 반도체기판 상에 패터닝하고자 하는 하나의 물질막, 예컨대 유전체막 또는 도전체막을 형성하고, 상기 하나의 물질막을 적어도 2개의 부포토마스크를 사용하여 패터닝한다. 여기서, 상기 적어도 2개의 부포토마스크는 상술한 미세패턴 형성용 마스크를 구성하는 적어도 2개의 부포토마스크와 동일하다. 결과적으로, 본 발명에 따른 미세패턴 형성방법은 상기 적어도 2개의 부포토마스크의 수량과 동일한 횟수의 사진공정을 요구한다.
상기 적어도 2개의 부포토마스크가 2개의 부포토마스크, 즉 제1 및 제2 부포토마스크인 경우에, 상기 하나의 물질막을 패터닝하는 단계는 상기 하나의 물질막 상에 제1 부포토마스크를 사용하여 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하나의 물질막을 1차로 패터닝하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 상기 제1 포토레지스트 패턴이 제거된 반도체기판 상에 상기 제1 부포토마스크와 다른 제2 부포토마스크를 사용하여 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 1차 패터닝된 물질막을 2차로 패터닝함으로써 상기 하나의 물질막 내에 복수개의 패턴들을 형성하는 단계를 포함한다.
또한, 본 발명은 상기 하나의 물질막 상에 상기 하나의 물질막에 대하여 식각 선택비를 갖는 식각 마스크층을 형성하는 단계를 더 구비할 수도 있다. 이때, 상기 적어도 2개의 부포토마스크는 상기 식각 마스크층을 직접적으로 패터닝하는 데 사용된다. 그리고, 상기 패터닝된 식각 마스크층을 식각 마스크로 사용하여 상기 하나의 물질막을 1회의 식각공정으로 패터닝함으로써, 최종적으로 원하는 복수개의 패턴들을 형성한다. 여기서, 상기 식각 마스크층은 반사방지막 역할을 할 수 있는 실리콘질화막 또는 실리콘옥시나이트라이드막으로 형성하는 것이 바람직하다. 상기 적어도 2개의 부포토마스크가 2개의 부포토마스크, 즉 제1 및 제2 부포토마스크인 경우에, 상기 하나의 물질막을 패터닝하는 단계는 상기 식각 마스크층 상에 제1 부포토마스크를 사용하여 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 식각 마스크층을 1차 패터닝하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 상기 제1 포토레지스트 패턴이 제거된 반도체기판 상에 상기 제1 부포토마스크와 다른 제2 부포토마스크를 사용하여 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 1차 패터닝된 식각 마스크층을 2차 패터닝하는 단계와, 상기 제2 포토레지스트 패턴을 제거하는 단계와, 상기 2차 패터닝된 식각 마스크층을 식각 마스크로 사용하여 상기 하나의 물질막을 식각하는 단계를 포함한다.
상기 제1 부포토마스크의 패턴들의 형태가 제2 부포토마스크의 패턴들의 형태와 서로 다른 경우에, 제1 부포토마스크를 사용하는 사진공정의 조건과 제2 부포토마스크를 사용하는 사진공정의 조건을 서로 다르게 조절함으로써 하나의 물질막 내에 최종적으로 형성되는 모든 패턴들의 프로파일을 최적화시키기가 용이하다. 또한, 하나의 물질막 내에 최종적으로 형성된 모든 패턴들이 서로 동일한 크기를 갖는 경우에, 제1 부포토마스크에 전사된 패턴들의 최소간격 및 제2 부포토마스크에 전사된 패턴들의 최소간격이 상기 복수개의 패턴들 사이의 간격보다 넓도록 제1 및 제2 부포토마스크를 제작하여 하나의 물질막 내에 형성되는 각 패턴의 프로파일을 최적화시킬 수 있다. 이는, 각 부포토마스크를 사용하여 1회의 사진공정을 실시할 때마다 반도체기판 상에 전사되는 패턴들 사이의 최소간격이 종래의 기술에 비하여 더 넓기 때문에 서로 이웃한 패턴들 사이에 발생하는 빛의 간섭현상 또는 빛의 회절현상이 현저히 감소하기 때문이다. 특히, 상기 하나의 물질막 상에 식각 마스크층을 추가로 형성하는 경우에 각 패턴들의 프로파일을 더욱 최적화시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, 종래의 기술에서 1회의 사진공정만을 사용하여 형성하는 복수개의 패턴들을 적어도 2회의 사진공정으로 나누어 형성함으로써, 각 패턴들의 프로파일을 최적화시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 여기서, 본 발명의 실시예들은 하나의 물질막을 패터닝하기 위한 포토마스크가 2개의 부포토마스크, 즉 제1 및 제2 부포토마스크로 구성되는 경우를 예로 하였으나, 본 발명은 하나의 물질막을 패터닝하기 위한 포토마스크가 3개 이상의 부포토마스크로 구성되는 경우에도 적용하는 것이 가능하다.
도 3은 본 발명에 따라 최종적으로 형성하고자 하는 복수개의 콘택패턴들에 대한 레이아웃도이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 셀 어레이 영역과 같이 패턴밀도가 높은 영역 및 주변회로 영역과 같이 패턴밀도가 낮은 영역에 해당한다. 또한, 도 3에 도시된 복수개의 콘택패턴들은 서로 동일한 크기를 갖는다.
도 3을 참조하면, 셀 어레이 영역(a) 및 주변회로 영역(b)에 복수개의 패턴들, 즉 복수개의 콘택 패턴들이 2차원적으로 배치된다. 셀 어레이 영역(a)에 배치된 복수개의 콘택 패턴들은 서로 x방향 및 y방향을 따라 각각 제1 간격(dx) 및 제2 간격(dy)을 유지한다. 상기 복수개의 콘택 패턴들 사이의 간격들은 서로 다를 수도 있다.
한편, 주변회로 영역(b)에 배치된 콘택패턴들은 셀 어레이 영역(a)에 배치된 콘택패턴들보다 더 넓은 간격을 유지한다. 여기서, 상기 복수개의 콘택 패턴들은 제1 그룹의 콘택패턴들(CT1) 및 제2 그룹의 콘택패턴들(CT2)로 나뉘어진다. 제1 그룹의 콘택패턴들(CT1)은 셀 어레이 영역(a)에 배치된 복수개의 콘택패턴들중 일부 콘택패턴들 및 주변회로 영역(b)에 배치된 복수개의 콘택패턴들로 구성된다. 상기 주변회로 영역(b)에 배치된 콘택패턴들은 제2 그룹의 콘택패턴들(CT2)에 속하도록 분류하여도 무방하다. 이는, 주변회로 영역(b)에 배치된 콘택패턴들 사이의 간격이 셀 어레이 영역(a)에 배치된 콘택패턴들 사이의 간격보다 넓기 때문이다.
상기 제1 그룹의 콘택패턴들(CT1)은 도 3에 도시된 바와 같이 상기 제1 및 제2 간격(dx, dy)보다 넓은 간격을 유지하는 콘택패턴들로 구성되어야 한다. 또한, 이와 마찬가지로 제2 그룹의 콘택패턴들(CT2) 역시 제1 및 제2 간격(dx, dy)보다 넓은 간격을 유지하는 콘택패턴들로 구성되어야 한다.
도 4의 (a)는 도 3에 도시된 제1 그룹의 콘택패턴들(CT1)만이 투명한 기판의 한 쪽 면에 전사된 패턴들을 갖는 제1 부포토마스크(M1)의 일부를 도시한 평면도이고, 도 4의 (b)는 도 3에 도시된 복수개의 패턴들중 제1 그룹의 콘택패턴들(CT1)을 제외한 나머지의 패턴들, 즉 제2 그룹의 콘택패턴들(CT2)이 투명한 기판의 한 쪽면에 전사된 패턴들을 갖는 제2 부포토마스크(M2)의 일부를 도시한 평면도이다.
도 4의 (a) 및 (b)를 참조하면, x방향 또는 y방향을 따라 서로 이웃한 2개의 콘택패턴들중 하나는 제1 그룹의 콘택패턴들(CT1)에 속하고, 다른 하나는 제2 그룹의 콘택패턴들(CT2)에 속한다. 이에 따라, 제1 부포토마스크(M1)에 전사된 제1 그룹의 콘택패턴들(CT1) 사이의 최소간격(d1)은 상기 제1 간격(dx) 또는 제2 간격(dy)보다 넓고, 제2 부포토마스크(M2)에 전사된 제2 그룹의 콘택패턴들(CT2) 사이의 최소간격(d2) 역시 상기 제1 간격(dx) 또는 제2 간격(dy)보다 넓다. 이에 따라, 제1 부포토마스크(M1) 또는 제2 부포토마스크(M2)를 사용하는 사진공정을 실시할 때 제1 그룹의 콘택패턴들(CT1) 또는 제2 그룹의 콘택패턴들(CT2)을 통과하는 빛들이 서로 간섭현상 및 회절현상을 일으키는 현상을 현저히 억제시킬 수 있다. 한편, 도 4의 (a) 및 (b)에 도시하지는 않았지만, 제1 부포토마스크(M1) 및 제2 부포토마스크(M2)중 적어도 하나의 부포토마스크에 정렬키 등이 포함될 수 있다. 이때, 상기 정렬키가 하나의 부포토마스크에만 존재하는 경우에, 상기 정렬키는 1회의 사진공정만을 통하여 패터닝된다. 그러나, 하나의 부포토마스크를 사용하는 1회의 사진공정은 콘택홀과 같은 미세패턴을 형성하기 위한 최적조건으로 실시되므로 원하는 프로파일을 갖는 정렬키를 얻기가 어려울 수 있다. 따라서, 정렬키와 같은 패턴은 적어도 2개의 부포토마스크에 공통적으로 포함될 수 있다.
도 5 내지 도 8은 도 4의 (a) 및 (b)에 각각 도시된 제1 및 제2 부포토마스크(M1, M2)를 사용하여 미세 콘택홀을 형성하는 방법을 설명하기 위한 단면도들이다. 여기서, 도 5 내지 도 8은 도 3의 B-B'에 따른 단면도들이다. 한편, 도 4의 B1-B1' 및 B2-B2'는 도 3의 B-B'에 대응하는 절단선이다.
도 5를 참조하면, 반도체기판(11) 상에 패터닝하고자 하는 하나의 물질막(13), 예컨대 실리콘산화막과 같은 유전체막을 형성한다. 이어서, 상기 하나의 물질막(13) 상에 반사방지막 역할을 함은 물론, 상기 하나의 물질막에 대하여 식각 선택비를 갖는 식각 마스크층(15)을 형성한다. 상기 식각 마스크층(15)은 실리콘질화막 또는 실리콘옥시나이트라이드막으로 형성하는 것이 바람직하다. 상기 식각 마스크층(15)을 형성하는 공정은 생략할 수도 있다. 상기 식각 마스크층(15) 상에 제1 포토레지스트막을 형성하고, 상기 제1 포토레지스트막을 도 4의 (a)에 도시된 제1 부포토마스크(M1)를 사용하는 사진공정으로 패터닝하여 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 부포토마스크(M1)는 도 5에 도시된 바와 같이 제1 투명한 기판(G1)과 상기 제1 투명한 기판(G1)의 한 쪽면에 형성된 제1 차광물질 패턴(CR1)을 구비한다. 상기 제1 차광물질 패턴(CR1)은 도 4의 (a)에 도시된 제1 그룹의 콘택패턴들(CT1)을 한정하는 크롬패턴이다. 따라서, 제1 그룹의 콘택패턴들(CT1) 사이의 간격(d1x)은 도 3에 도시된 복수개의 콘택패턴들 사이의 최소간격(dx또는 dy)에 비하여 더 넓으므로 상기 제1 부포토마스크(M1)를 사용하여 노광공정을 실시하는 동안 빛의 간섭현상 또는 회절현상이 현저히 억제된다. 결과적으로, 제1 포토레지스트 패턴(PR1)의 프로파일이 비정상적으로 형성되는 현상을 방지할 수 있다. 여기서, 제1 그룹의 콘택패턴들(CT1) 사이의 최소간격(d1)이 도 5에는 보여지지는 않는다. 그러나, 상기 최소간격(d1) 역시 도 3에 도시된 복수개의 콘택패턴들 사이의 최소간격(dx또는 dy)에 비하여 더 넓다. 따라서, 제1 부포토마스크(M1)를 사용하는 사진공정에 의해 형성되는 제1 포토레지스트 패턴(PR1)은 종래기술에 비하여 더욱 개선된 프로파일을 갖는다.
도 6을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 사용하여 식각 마스크층(15)을 식각함으로써 1차 패터닝된 식각 마스크층(15a)을 형성한다. 이때, 상기 식각 마스크층(15)을 형성하지 않은 경우에는 상기 하나의 물질막(13)이 직접적으로 1차로 패터닝된다. 다음에, 상기 제1 포토레지스트 패턴(PR1)을 제거하고, 제2 포토레지스트막을 형성한다. 상기 제2 포토레지스트막을 도 4의 (b)에 도시된 제2 부포토마스크(M2)를 사용하는 사진공정으로 패터닝하여 제2 포토레지스트 패턴(PR2)를 형성한다. 상기 제2 부포토마스크(M2) 역시 제2 투명한 기판(G2)과 상기 제2 투명한 기판(G2)의 한 쪽면에 형성된 제2 차광물질 패턴(CR2)을 구비한다. 상기 제2 차광물질 패턴(CR2)은 도 4의 (b)에 도시된 제2 그룹의 콘택패턴들(CT2)을 한정하는 크롬패턴이다. 따라서, 제2 그룹의 콘택패턴들(CT2) 사이의 간격(d2x) 역시 도 3에 도시된 복수개의 콘택패턴들 사이의 최소간격(dx또는 dy)에 비하여 더 넓다. 결과적으로, 제2 포토레지스트 패턴(PR2) 역시 제1 포토레지스트 패턴(PR1)과 마찬가지로 종래기술에 비하여 우수한 프로파일을 갖는다.
도 7을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 사용하여 상기 1차 패터닝된 식각 마스크층(15a)을 식각함으로써 2차 패터닝된 식각 마스크층(15b)을 형성한다. 이때, 상기 식각 마스크층(15)을 형성하지 않은 경우에는 상기 1차로 패터닝된 하나의 물질막이 직접적으로 식각되어 2차로 패터닝된 물질막이 형성된다. 다음에, 상기 제2 포토레지스트 패턴(PR2)을 제거한다. 이와 같이 형성된 상기 2차 패터닝된 식각 마스크층(15b)은 제1 그룹의 콘택패턴들(CT1) 및 제2 그룹의 콘택패턴들(CT2)로 구성된 복수개의 콘택패턴들을 한정한다. 따라서, 상기 2차 패터닝된 식각 마스크층(15b)을 관통하는 홀들 사이의 간격은 도 3의 제1 간격(dx)과 동일하다. 또한, 상기 2차 패터닝된 식각 마스크층(15b) 내에 형성된 홀들은 제1 및 제2 포토레지스트 패턴(PR1, PR2)에 기인하여 모두 최적화된 크기를 갖는다.
도 8을 참조하면, 상기 2차 패터닝된 식각 마스크층(15b)을 식각 마스크로 사용하여 상기 하나의 물질막(13)을 식각함으로써, 제1 콘택홀(H1) 및 제2 콘택홀(H2)을 구비하는 물질막 패턴(13a)을 형성한다. 결과적으로, 1회의 사진공정시 전사되는 콘택패턴들 사이의 간격이 증가되도록 제작된 2개의 부포토마스크를 사용함으로써 각 콘택홀의 프로파일 및 크기를 정확하게 조절할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 포토마스크를 설명하기 위한 레이아웃도의 일부분이고, 도 10의 (a) 및 (b)는 각각 도 9의 레이아웃도를 기초로하여 제작한 제1 부포토마스크 및 제2 부포토마스크이다. 본 발명의 다른 실시예가 도 3 및 도 4에서 설명한 일 실시예와 다른점은 반도체기판에 형성하고자 하는 복수개의 패턴들이 서로 다른 2종류의 형태를 갖는 패턴들로 구성된다는 점이다. 즉, 상기 서로 다른 2종류의 패턴들중 제1 그룹의 패턴은 직사각형 패턴이고, 제2 그룹의 패턴은 정사각형 패턴이다. 여기서, 상기 직사각형 패턴은 타원형의 콘택홀 또는 긴 배선을 형성하기 위한 바(bar) 패턴에 해당하고, 상기 정사각형 패턴은 원형의 콘택홀을 형성하기 위한 패턴에 해당한다.
도 9를 참조하면, 복수개의 패턴들은 제1 그룹의 패턴(PT1)과 제2 그룹의 패턴(PT2)로 구성된다. 제1 그룹의 패턴(PT1)은 모두 직사각형 형태이고, 제2 그룹의 패턴(PT2)은 모두 정사각형 형태이다.
도 10을 참조하면, 제1 부포토마스크(M1')는 도 9의 제1 그룹의 패턴들(PT1), 즉 직사각형 패턴들을 구비한다. 다시 말해서, 본 실시예는 도 4에서 설명한 실시예와는 다르게 도 9의 복수개의 패턴들을 각 패턴들 사이의 간격에 구애받지 않고 패턴들의 형태별로 분류한다. 또한, 제2 부포토마스크(M2')는 도 9의 제2 그룹의 패턴들(PT2), 즉 정사각형 형태의 패턴들을 구비한다.
상기한 제1 부포토마스크(M1') 및 제2 부포토마스크(M2')를 사용하여 복수개의 패턴들을 반도체기판 상에 형성하는 방법은 도 5 내지 도 8에서 설명한 방법과 동일하므로 이에 대한 설명은 생략하기로 한다. 본 발명의 다른 실시예에 따르면, 반도체기판 상에 직사각형 형태의 패턴들(PT1)과 정사각형 형태의 패턴들(PT2)을 각각 제1 부포토마스크(M1') 및 제2 부포토마스크(M2')를 사용하여 독립적으로 전사시킴으로써, 모든 패턴들의 프로파일을 최적화시킬 수 있다. 다시 말해서, 제1 부포토마스크(M1')를 사용하는 사진공정의 조건과 제2 부포토마스크(M2')를 사용하는 사진공정의 조건을 서로 다르게 조절함으로써, 직사각형의 패턴들 및 정사각형의 패턴들의 프로파일을 모두 최적화시킬 수 있다.
본 발명은 상기 실시예들에 한정되지 않으며, 많은 변형이 본 발명의 기술적인 사상 내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 서로 다른 패턴들을 구비하는 적어도 2개의 부포토마스크를 사용하여 하나의 물질막을 패터닝함으로써 최적화된 프로파일을 갖는 패턴들을 구현할 수 있다.

Claims (8)

  1. 반도체기판 상에 패터닝하고자 하는 하나의 물질막을 형성하는 단계;
    상기 하나의 물질막 상에 식각 마스크층을 형성하는 단계;
    상기 식각 마스크층을 적어도 2개의 부포토마스크를 독립적으로 사용하여 적어도 2회 패터닝하는 단계; 및
    상기 적어도 2회 패터닝된 식각 마스크층을 식각 마스크로 사용하여 상기 하나의 물질막을 패터닝함으로써, 상기 반도체기판 상에 복수개의 패턴들을 갖는 물질막 패턴을 형성하는 단계를 포함하는 미세패턴 형성방법.
  2. 제1항에 있어서, 상기 적어도 2개의 부포토마스크는 제1 그룹의 패턴들이 그려진 제1 포토마스크 및 제2 그룹의 패턴들이 그려진 제2 부포토마스크인 것을 특징으로 하는 미세패턴 형성방법.
  3. 제2항에 있어서, 상기 식각 마스크층을 적어도 2회 패터닝하는 단계는
    상기 식각 마스크층 상에 상기 제1 부포토마스크를 사용하여 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 식각 마스크층을 1차 패터닝하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계;
    상기 제1 포토레지스트 패턴이 제거된 반도체기판 전면에 상기 제2 부포토마스크를 사용하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 1차 패터닝된 식각 마스크층을 2차 패터닝하는 단계; 및
    상기 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 미세패턴 형성방법.
  4. 제2항에 있어서, 상기 제1 그룹의 패턴들 사이의 최소간격 및 상기 제2 그룹의 패턴들 사이의 최소간격은 상기 복수개의 패턴들 사이의 최소간격보다 넓은 것을 특징으로 하는 미세패턴 형성방법.
  5. 제2항에 있어서, 상기 제1 그룹의 패턴들의 형태는 상기 제2 그룹의 패턴들의 형태와 다른 것을 특징으로 하는 미세패턴 형성방법.
  6. 제1항에 있어서, 상기 식각 마스크층은 상기 하나의 물질막에 대하여 식각 선택비를 갖는 것을 특징으로 하는 미세패턴 형성방법.
  7. 제1항에 있어서, 상기 하나의 물질막은 유전체막 또는 도전체막인 것을 특징으로 하는 미세패턴 형성방법.
  8. 제1항에 있어서, 상기 식각 마스크층은 실리콘질화막 또는 실리콘 옥시나이트라이드막인 것을 특징으로 하는 미세패턴 형성방법.
KR1019990019985A 1999-06-01 1999-06-01 반도체소자의 미세패턴 형성방법 KR100307631B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990019985A KR100307631B1 (ko) 1999-06-01 1999-06-01 반도체소자의 미세패턴 형성방법
US09/583,551 US6498105B1 (en) 1999-06-01 2000-06-01 Method of forming fine patterns of a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990019985A KR100307631B1 (ko) 1999-06-01 1999-06-01 반도체소자의 미세패턴 형성방법

Publications (2)

Publication Number Publication Date
KR20010001025A true KR20010001025A (ko) 2001-01-05
KR100307631B1 KR100307631B1 (ko) 2001-09-29

Family

ID=19589101

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990019985A KR100307631B1 (ko) 1999-06-01 1999-06-01 반도체소자의 미세패턴 형성방법

Country Status (2)

Country Link
US (1) US6498105B1 (ko)
KR (1) KR100307631B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100725351B1 (ko) * 2005-12-28 2007-06-07 동부일렉트로닉스 주식회사 포토마스크 및 그 제조 방법
KR100835486B1 (ko) * 2006-05-09 2008-06-04 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
KR100909758B1 (ko) * 2006-11-22 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803178B1 (en) 2001-06-25 2004-10-12 Advanced Micro Devices, Inc. Two mask photoresist exposure pattern for dense and isolated regions
US6872509B2 (en) * 2002-08-05 2005-03-29 Micron Technology, Inc. Apparatus and methods for photolithographic processing
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7601466B2 (en) * 2005-02-09 2009-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for photolithography in semiconductor manufacturing
KR100723506B1 (ko) * 2005-10-11 2007-05-30 삼성전자주식회사 다중 포토리소그라피 공정을 이용한 미세 패턴 형성 방법
KR100703985B1 (ko) * 2006-02-17 2007-04-09 삼성전자주식회사 반도체 소자의 제조 방법
KR101120167B1 (ko) 2006-06-27 2012-02-27 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
WO2009093102A1 (en) * 2008-01-23 2009-07-30 Freescale Semiconductor, Inc. Method of forming openings in a semiconductor device and a semiconductor device fabricated by the method
US9524361B2 (en) 2015-04-20 2016-12-20 United Microelectronics Corp. Method for decomposing a layout of an integrated circuit
TWI745351B (zh) 2017-02-24 2021-11-11 聯華電子股份有限公司 半導體佈局圖案分割方法
CN109309091A (zh) 2017-07-28 2019-02-05 联华电子股份有限公司 图案化方法
US12106962B2 (en) 2021-06-07 2024-10-01 United Microelectronics Corp. Patterning method and overlay measurement method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH031522A (ja) * 1989-05-29 1991-01-08 Sony Corp レジストパターン形成法
JPH05243115A (ja) * 1992-01-22 1993-09-21 Nec Corp 半導体装置の製造方法
KR100298609B1 (ko) * 1992-07-30 2001-11-30 기타지마 요시토시 위상쉬프트층을갖는포토마스크의제조방법
KR0128828B1 (ko) * 1993-12-23 1998-04-07 김주용 반도체 장치의 콘택홀 제조방법
KR970005682B1 (ko) * 1994-02-07 1997-04-18 현대전자산업 주식회사 반도체 소자의 미세패턴 형성방법
JPH08138996A (ja) * 1994-11-09 1996-05-31 Hitachi Ltd 半導体集積回路装置の製造方法
US6281562B1 (en) * 1995-07-27 2001-08-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device which reduces the minimum distance requirements between active areas
JPH09180992A (ja) * 1995-12-27 1997-07-11 Hitachi Ltd パターン形成方法
KR970049060A (ko) * 1995-12-28 1997-07-29 김주용 다중 노광에 의한 미세 패턴 형성 방법
KR100201040B1 (ko) * 1996-08-26 1999-06-15 다니구찌 이찌로오; 기타오카 다카시 위상 쉬프트 마스크 및 그 제조 방법
US6162370A (en) * 1998-08-28 2000-12-19 Ashland Inc. Composition and method for selectively etching a silicon nitride film
US6204187B1 (en) * 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100725351B1 (ko) * 2005-12-28 2007-06-07 동부일렉트로닉스 주식회사 포토마스크 및 그 제조 방법
KR100835486B1 (ko) * 2006-05-09 2008-06-04 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
KR100909758B1 (ko) * 2006-11-22 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR100307631B1 (ko) 2001-09-29
US6498105B1 (en) 2002-12-24

Similar Documents

Publication Publication Date Title
KR100307631B1 (ko) 반도체소자의 미세패턴 형성방법
US6787469B2 (en) Double pattern and etch of poly with hard mask
KR100817089B1 (ko) 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법
KR100712996B1 (ko) 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법
US8101338B2 (en) Method of forming micro pattern of semiconductor device
KR20050066176A (ko) 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US5300379A (en) Method of fabrication of inverted phase-shifted reticle
US5888678A (en) Mask and simplified method of forming a mask integrating attenuating phase shifting mask patterns and binary mask patterns on the same mask substrate
TWI761827B (zh) 半導體圖案化製程
US6428938B1 (en) Phase-shift mask for printing high-resolution images and a method of fabrication
US6670109B2 (en) Photolithographic methods of using a single reticle to form overlapping patterns
US6238825B1 (en) Mask with alternating scattering bars
KR20010002127A (ko) 하프톤형 위상반전마스크 및 그 형성방법
US20050019708A1 (en) Phase-shifting mask and method of forming pattern using the same
KR19980026623A (ko) 위상 쉬프트 마스크 및 그 제조방법
CN110911272B (zh) 在半导体器件中形成微图案的方法
US6861178B2 (en) Phase shift mask, method of exposure, and method of producing semiconductor device
KR100597767B1 (ko) 노광 방법
US7955987B2 (en) Exposure mask and method of forming a contact hole of a semiconductor device employing the same
KR20090072669A (ko) 반도체소자의 콘택홀 형성방법
KR100429860B1 (ko) 교번형 위상반전 마스크 및 그 제조방법
KR20010065191A (ko) 반도체 소자의 콘택홀 형성방법
KR950005439B1 (ko) 반도체 장치의 금속층 패턴 분리방법
JP2011171339A (ja) 半導体装置の製造方法及びフォトマスク
KR100268425B1 (ko) 마스크 패턴 레이아웃 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee