KR20000074989A - 테스트용 반도체 패키지 및 그 제조 방법 - Google Patents

테스트용 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20000074989A
KR20000074989A KR1019990019282A KR19990019282A KR20000074989A KR 20000074989 A KR20000074989 A KR 20000074989A KR 1019990019282 A KR1019990019282 A KR 1019990019282A KR 19990019282 A KR19990019282 A KR 19990019282A KR 20000074989 A KR20000074989 A KR 20000074989A
Authority
KR
South Korea
Prior art keywords
stress
semiconductor chip
lead
inner lead
test
Prior art date
Application number
KR1019990019282A
Other languages
English (en)
Other versions
KR100533569B1 (ko
Inventor
김순범
노영훈
이혁
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR10-1999-0019282A priority Critical patent/KR100533569B1/ko
Publication of KR20000074989A publication Critical patent/KR20000074989A/ko
Application granted granted Critical
Publication of KR100533569B1 publication Critical patent/KR100533569B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Force Measurement Appropriate To Specific Purposes (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 내부 응력 테스트용 반도체 패키지 및 내부 응력 테스트용 반도체 패키지의 제조 방법에 관한 것으로, 본 발명에 의하면 테스트용 반도체 패키지를 제작하는 과정에서 테스트용 반도체 패키지의 구성 요소중 일부에 응력 테스트용 응력 게이지를 설치하고, 응력 게이지로 전기적 신호가 입력 또는 응력 게이지로부터 전기적 신호가 출력되도록 하기 위하여 응력 게이지와 인너 리드를 와이어 본딩한 후 인너 리드와 연결된 아웃터 리드를 테스터에 연결하여 테스트를 수행함으로써 테스트용 반도체 패키지의 내부 응력을 정확하게 측정한다.

Description

테스트용 반도체 패키지 및 그 제조 방법{Semiconductor package for testing and method for there of}
본 발명은 테스트용 반도체 패키지 및 그 제조 방법에 관한 것으로 특히 측정이 어려운 반도체 패키지 내부의 응력을 측정하는 테스트용 반도체 패키지 및 이 테스트용 반도체 패키지의 제조 방법에 관한 것이다.
일반적으로 반도체 제조 기술에 의하여 웨이퍼상에 형성된 복수개의 반도체 칩은 개별화(singulation)된 후, 열악한 외부 환경으로부터 반도체 칩의 보호 및 외부 기기와 반도체 칩이 데이터를 주고 받을 수 있도록 하기 위하여 반도체 소자 패키지 공정이 진행되어 반도체 제품이 생상되고, 반도체 제품은 매우 혹독한 환경에서 성능 테스트를 거친 후에야 비로소 사용자에게 공급된다.
이와 같이 복잡하면서도 다양한 공정을 거쳐 제작된 반도체 제품의 성능 향상 및 반도체 제품의 사용 사양 결정, 새로운 타입의 반도체 제품을 생산하기 위해서는 양산 이전에 테스트용 반도체 제품이 제작을 필요로한 바, 테스트용 반도체 제품의 테스트 항목중 응력(strain)이 반도체 제품에 미치는 영향을 테스트하기 위해서 응력 테스트를 수행하게 된다. 응력 테스트는 크게 보아 테스트용 반도체 제품의 외부 응력 테스트와, 테스트용 반도체 제품의 내부 응력 테스트로 크게 구분될 수 있다.
이들중 종래 테스트용 반도체 제품의 내부 응력 테스트를 수행하기 위해서는 테스트용 반도체 제품의 일부에 소정 깊이를 갖는 홀(hole) 또는 홈(groove)을 형성하고 홀 또는 홈에 스트레인 게이지(strain gauge)를 설치한 후, 다양한 온도에 테스트용 반도체 제품을 노출시킨 상태로 해당 온도가 테스트용 반도체 제품에 미치는 응력을 계측하는 방법이 사용된다.
한편, 종래 테스트용 반도체 제품의 외부 응력 테스트를 수행하기 위해서는 테스트용 반도체 제품의 표면에 스트레인 게이지를 곧바로 설치한 후, 다양한 온도에 테스트용 반도체 제품을 노출시킨 상태로 해당 온도가 테스트용 반도체 제품에 미치는 외부 응력을 계측하는 방법이 사용된다.
그러나, 종래 테스트용 반도체 제품의 내부 응력을 측정하기 위하여 홀 또는 홈을 형성하고 홀 또는 홈에 스트레인 게이지를 설치한 상태로 응력 테스트를 수행할 때, 반도체 제품의 일부에 형성된 홀 또는 홈이 응력에 영향을 미쳐 아무리 정확한 스트레인 게이지를 사용하더라도 해당 온도에서 테스트용 반도체 제품에 미치는 응력을 정확하게 측정하기 매우 어려운 문제점이 있다.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로써, 본 발명의 목적은 테스트용 반도체 제품의 내부 응력을 정확하게 측정할 수 있도록 함에 있다.
본 발명의 다른 목적은 후술될 본 발명의 상세한 설명에 의하여 보다 명확해질 것이다.
도 1은 본 발명에 의한 반도체 패키지 테스트 방법이 수행되는 반도체 패키지의 내부 구조를 도시한 부분 절개 사시도.
도 2는 본 발명에 의한 반도체 패키지의 몰드를 제거한 상태의 평면도.
도 3은 본 발명에 의한 반도체 패키지의 제조 순서를 도시한 설명도.
도 4는 도 3의 제조 순서에 의하여 제작된 본 발명에 의한 반도체 패키지의 종단면도.
이와 같은 본 발명의 목적을 달성하기 위한 테스트용 반도체 패키지는 반도체 칩과, 반도체 칩이 접착되는 다이 패드, 반도체 칩과 와이어 본딩되는 인너 리드 및 인너 리드와 일체로 형성된 아웃터 리드를 포함하는 리드프레임과, 리드 프레임을 몰딩하는 수지를 포함하며, 반도체 칩, 리드 프레임, 수지중 어느 하나에는 응력을 측정하기 위한 응력측정수단이 설치되고, 응력측정수단의 입출력 단자는 인너 리드에 전기적으로 연결된 것을 특징으로 한다.
이와 같이 인너 리드, 아웃터 리드, 다이 패드로 구성된 리드 프레임과, 다이 패드에 고정되는 반도체 칩 및 몰딩 수지를 포함하는 테스트용 반도체 패키지의 제조 방법에 있어서, 인너 리드, 아웃터 리드, 다이 패드, 반도체 칩중 어느 하나에 응력 측정수단을 고정시키고, 응력 측정수단에 형성된 입출력 단자 및 반도체 칩에 형성된 본딩 패드를 인너 리드에 와이어 본딩하는 단계를 포함한다.
이하, 본 발명에 의한 테스트용 반도체 패키지 및 그 제조 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 본 발명에 의한 테스트용 반도체 패키지를 첨부된 도 1 내지 도 2를 참조하여 설명하고 도 3, 도 4에 의하여 본 발명에 의한 테스트용 반도체 패키지의 제조 방법을 설명하기로 한다.
첨부된 도 1, 도 2을 참조하면, 테스트용 반도체 패키지(100)는 일실시예로 쿼드 플랫 패키지로 인너 리드(2) 및 아웃터 리드(4) 및 다이 패드(6)로 구성된 리드 프레임(10), 리드 프레임(10)의 다이 패드(6)에 접착제에 의하여 접착된 반도체 칩(20), 반도체 칩(20)의 상면에 접착제 등에 의하여 견고하게 접착된 응력측정장치(30), 응력측정장치(30)와 반도체 칩(20)의 상면에 형성된 본딩 패드(미도시)를 리드 프레임(10)의 인너 리드(2)와 전기적으로 연결시키는 와이어(40), 리드 프레임(10)-반도체 칩(20)-응력측정장치(30)-와이어(40)를 감싸는 에폭시 몰딩 컴파운드(50)로 구성된다.
이들 본 발명의 핵심 부분인 응력측정장치(30)는 외부 조건에 의하여 테스트용 반도체 패키지의 내부에서 발생하는 내부 응력을 측정하기 위해 바람직한 일실시예로 도 2에 도시된 바와 같이 반도체 칩(20)의 상면에 견고하게 부착되어 있는 바, 다른 실시예로 응력측정을 원하는 다른 구성 요소에 응력측정장치(30)를 견고하게 부착하여도 무방하다.
예를 들면, 앞서 언급한 바와 같이 반도체 칩(20), 리드프레임(10), 테스트용 반도체 패키지가 파인 피치 볼 그리드 어레이(fine pitch ball grid array package)일 경우 인쇄회로기판이나 폴리이미드 테이프에 응력측정장치(30)를 설치할 수 있다.
이와 같이 적용범위가 광범위한 응력측정장치(30)는 외부 조건에 의하여 반도체 칩(20)이 늘어나거나 수축되었을 때, 반도체 칩(20)의 미세한 변형량을 측정하는 기능을 갖는 바, 일반적으로 반도체 칩(20)의 미세한 변화를 검출하기 위하여 전기적으로 브릿지 회로를 사용함으로써 반도체 칩(20)에 미세 변화가 발생하지 않았을 경우 전류가 일정하게 통하다가 반도체 칩(20)이 외부 조건에 의하여 미세한 변화에 의하여 응력측정장치(30) 내부의 저항값이 변경되었을 때, 전류의 변화량이 발생하게 되는데 이를 전압의 변화로 변경하여 반도체 칩(20)을 포함한 테스트용 반도체 패키지(100)의 내부 응력을 정확하게 측정할 수 있다.
이와 같은 기능을 구현하기 위하여 응력측정장치(30)는 미세 변화량에 따라서 내부 저항이 변경되는 구조를 갖으며 두께가 약 10㎛ 정도되는 매우 얇은 응력 측정 게이지(34), 응력 측정 게이지(34)로 전기적 신호가 입력, 전기적 신호가 출력되도록 응력 측정 게이지(34)에 형성된 2 개의 도전성 리드(32) 및 테스터(미도시)로 구성된다.
이와 같이 구성된 응력측정장치(30)는 도전성 리드(32)를 통하여 전기적 신호가 응력 측정 게이지(34)로부터 출력, 도전성 리드(32)를 통하여 응력 측정 게이지(34)로 전기적 신호가 입력되도록 하는 수단을 필요로 한다.
이를 구현하기 위하여 응력 측정 게이지(34)에 형성된 2 개의 도전성 리드(32)는 인너 리드(2)에 전기적으로 접속될 수밖에 없는데 2 개의 도전성 리드(32)를 인너 리드(2)에 접속시키기 위해서는 반도체 칩(20)에 형성된 본딩 패드(미도시)와 인너 리드(2)를 와이어 본딩할 때 도전성 리드(32)와 인너 리드(2)도 함께 와이어 본딩을 수행하는 방법을 사용하는 것이 무방하다.
이때, 도전성 리드(32)의 표면에 형성된 산화막을 제거하고 도전성 리드(32)의 표면을 금, 은, 구리 등으로 도금을 수행한다.
이때, 도전성 리드(32)와 인너 리드(2)는 금 재질의 와이어로 본딩되고, 인너 리드(2)와 연결된 아웃터 리드(4)는 앞서 언급한 응력측정장치(30)의 테스터와 수지 피복 전선에 의하여 솔더링된다.
이와 같이 구성된 테스트용 반도체 패키지(100)에 외부 조건에 의하여 응력이 발생하였을 경우, 응력 측정 게이지(34)에서의 미세 전류 흐름이 변경되고, 이 미세 전류 흐름은 도전성 리드(32), 와이어(40), 인너 리드(2), 아웃터 리드(4), 수지 피복 전선을 통하여 테스터로 입력되어 현재 테스트용 반도체 패키지(100)의 내부 응력이 산출되는 바, 이와 같은 방식은 테스트용 반도체 패키지(100)의 내부 응력은 물론 반도체 패키지에 사용될 새로운 소재의 응력 테스트 및 반도체 패키지의 계면에서의 응력 측정 또한 가능하다.
이하, 이와 같은 구성 및 작용을 수행하는 본 발명에 의한 테스트용 반도체 패키지의 제작 방법을 첨부된 도 3, 도 4를 참조하여 설명하면 다음과 같다.
첨부된 도 3의 도 3a를 참조하면, 리드프레임(10)의 다이 패드(6)에는 접착제(6a)가 도포된 후, 반도체 제조 공정에 의하여 제조된 반도체 칩(20)이 다이 어탯치 된다.
다이 패드(6)에 반도체 칩(20)이 다이 어탯치되면 도 3b에 도시된 바와 같이 응력측정장치(30)의 응력 측정 게이지(34)는 일실시예로 다이 어탯치된 반도체 칩(20)의 상면에 접착제(34a)에 의하여 견고하게 고정한다. 이때, 응력 측정 게이지(34)의 고정 위치는 앞서 언급한 바와 같이 가변이 가능하다.
응력 측정 게이지(34)에 반도체 칩(20)이 견고하게 고정되면 도 3c에 도시된 바와 같이 반도체 칩(20)의 상면에 형성된 본딩 패드(20a)와 리드프레임(10)의 인너 리드(2)의 소정 위치 및 응력 측정 게이지(34)에 형성된 2 개의 도전성 리드(32)와 인너 리드(2)를 와이어 본더에 의하여 금선 와이어(40)로 와이어 본딩을 수행한다.
와이어 본딩이 종료되면 도 3d에 도시된 바와 같이, 인너 리드(2), 반도체 칩(20), 와이어(40)가 외부로 노출되지 않도록 에폭시 몰딩 컴파운드(50)에 의하여 몰딩 공정을 종료하여 테스트용 반도체 패키지(100)를 완성한다.
이후, 아웃터 리드(4)와 테스터(60)를 수직 피복 전선(70)에 솔더링하여 테스트용 반도체 패키지(100)의 응력 테스트를 수행한다.
이상에서 상세하게 설명한 바와 같이 테스트용 반도체 패키지를 제작하는 과정에서 테스트용 반도체 패키지의 구성 요소중 일부에 응력 테스트용 응력 게이지를 설치하고, 응력 게이지로 전기적 신호가 입력 또는 응력 게이지로부터 전기적 신호가 출력되도록 하기 위하여 응력 게이지와 인너 리드를 와이어 본딩한 후 인너 리드와 연결된 아웃터 리드를 테스터에 연결하여 테스트를 수행함으로써 테스트용 반도체 패키지의 내부 응력을 정확하게 측정할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 칩과;
    상기 반도체 칩이 접착되는 다이 패드, 상기 반도체 칩과 와이어 본딩되는 인너 리드 및 인너 리드와 일체로 형성된 아웃터 리드를 포함하는 리드프레임과;
    상기 리드 프레임을 몰딩하는 수지를 포함하며,
    상기 반도체 칩, 상기 리드 프레임, 상기 수지중 어느 하나에는 응력을 측정하기 위한 응력 측정수단이 설치되고, 상기 응력측정수단의 입출력 단자는 상기 인너 리드에 전기적으로 연결된 것을 특징으로 하는 테스트용 반도체 패키지.
  2. 제 1 항에 있어서, 상기 응력 측정수단은 상기 반도체 칩의 상면에 설치되며, 상기 아웃터 리드는 수지 피복 전선에 의하여 테스터와 전기적으로 연결된 것을 특징으로 하는 테스트용 반도체 패키지.
  3. 인너 리드, 아웃터 리드, 다이 패드로 구성된 리드 프레임과, 상기 다이 패드에 고정되는 반도체 칩 및 몰딩 수지를 포함하는 테스트용 반도체 패키지의 제조 방법에 있어서,
    상기 인너 리드, 상기 아웃터 리드, 상기 다이 패드, 상기 반도체 칩중 어느 하나에 응력 측정수단을 고정시키는 단계와;
    상기 응력 측정수단에 형성된 입출력 단자 및 상기 반도체 칩에 형성된 본딩 패드를 상기 인너 리드에 와이어 본딩하는 단계를 포함하는 것을 특징으로 하는 테스트용 반도체 패키지 제조 방법.
  4. 제 3 항에 있어서, 상기 인너 리드에 와이어 본딩을 수행하는 단계 이후 상기 인너 리드, 상기 반도체 칩, 상기 와이어, 상기 응력측정수단은 소정 수지에 의하여 몰딩되는 단계를 포함하는 것을 특징으로 하는 테스트용 반도체 패키지 제조 방법.
  5. 제 4 항에 있어서, 상기 몰딩 단계 이후에는 상기 수지 외부로 돌출된 아웃터 리드를 테스터에 전기적으로 연결시킨 것을 특징으로 하는 테스트용 반도체 패키지 제조 방법.
KR10-1999-0019282A 1999-05-27 1999-05-27 테스트용 반도체 패키지 및 그 제조 방법 KR100533569B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0019282A KR100533569B1 (ko) 1999-05-27 1999-05-27 테스트용 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0019282A KR100533569B1 (ko) 1999-05-27 1999-05-27 테스트용 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20000074989A true KR20000074989A (ko) 2000-12-15
KR100533569B1 KR100533569B1 (ko) 2005-12-06

Family

ID=19588199

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0019282A KR100533569B1 (ko) 1999-05-27 1999-05-27 테스트용 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100533569B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009142630A1 (en) * 2008-05-21 2009-11-26 Hewlett-Packard Development Company, L.P. Strain measurement chips for printed circuit boards
KR100940756B1 (ko) * 2008-02-15 2010-02-11 앰코 테크놀로지 코리아 주식회사 리드프레임 패키지용 테스트 칩

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5205741A (en) * 1991-08-14 1993-04-27 Hewlett-Packard Company Connector assembly for testing integrated circuit packages
JPH05218169A (ja) * 1992-02-04 1993-08-27 Matsushita Electric Works Ltd テスト用icパッケージ
JP3281217B2 (ja) * 1995-05-23 2002-05-13 富士電機株式会社 半導体式加速度センサと該センサのセンサ素子の特性評価方法
JP3258857B2 (ja) * 1995-06-08 2002-02-18 シャープ株式会社 超電導パッケージ素子
KR100214853B1 (ko) * 1996-12-11 1999-08-02 김영환 노운 굳 다이 테스트용 패키지 및 그의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940756B1 (ko) * 2008-02-15 2010-02-11 앰코 테크놀로지 코리아 주식회사 리드프레임 패키지용 테스트 칩
WO2009142630A1 (en) * 2008-05-21 2009-11-26 Hewlett-Packard Development Company, L.P. Strain measurement chips for printed circuit boards

Also Published As

Publication number Publication date
KR100533569B1 (ko) 2005-12-06

Similar Documents

Publication Publication Date Title
US7199593B2 (en) Apparatus and methods for measuring parasitic capacitance and inductance of I/O leads on an electrical component using a network analyzer
US5721496A (en) Method and apparatus for leak checking unpackaged semiconductor dice
US20130330846A1 (en) Test vehicles for encapsulated semiconductor device packages
US5302022A (en) Technique for measuring thermal resistance of semiconductor packages and materials
CN110160681B (zh) 负荷感测装置、封装件以及系统
KR100533569B1 (ko) 테스트용 반도체 패키지 및 그 제조 방법
CN109786265B (zh) 一种封装器件、制备方法及信号测量的方法
Schreier-Alt et al. Stress analysis during assembly and packaging
KR20070028715A (ko) 반도체 패키지 및 이의 제조 방법
US20050212546A1 (en) Method and apparatus for package testing
Schreier-Alt et al. Piezoresistive stress sensor for inline monitoring during assembly and packaging of QFN
KR100396344B1 (ko) 모니터용 저항 소자 및 저항 소자의 상대적 정밀도의 측정방법
JPH05109930A (ja) 半導体装置
JPH06132449A (ja) 半導体装置
WO2001090710A1 (en) Thermocouple passing through encapsulant of integrated circuit
JP2019086359A (ja) 半導体装置の製造方法
KR100940756B1 (ko) 리드프레임 패키지용 테스트 칩
KR100444169B1 (ko) 테스트용 세라믹 패키지
JP2003078072A (ja) 半導体装置の製造方法
JPH11274247A (ja) 半導体装置
JP2006222109A (ja) マルチチップモジュール
TW202335128A (zh) 封裝結構及其製作設備
CN111081573A (zh) 一种剥离强度测试方法
KR0181102B1 (ko) 핀과 본딩 패드가 직접 전기적 연결되는 노운 굿 다이 제조 장치
JPH0220034A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee