KR100940756B1 - 리드프레임 패키지용 테스트 칩 - Google Patents

리드프레임 패키지용 테스트 칩 Download PDF

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Abstract

본 발명은 리드프레임 패키지용 테스트 칩 및 이것을 이용한 리드프레임 패키지의 전기적 특성 측정 방법에 관한 것으로서, 더욱 상세하게는 리드프레임 패키지의 와이어 및 리드의 전기적 손실 측정을 위한 테스트 전용의 PCB 칩 및 이것을 이용하여 리드프레임 패키지에 포함된 와이어 및 리드의 각종 전기적 특성 및 손실을 용이하게 측정할 수 있도록 한 리드프레임 패키지용 테스트 칩 및 이것을 이용한 리드프레임 패키지의 전기적 특성 측정 방법에 관한 것이다.
이를 위해, 본 발명은 열경화성 수지층의 상하면에 형성된 와이어 연결용 단일 동선 또는 복수의 동선과; 상기 와이어 연결용 동선의 양끝단을 제외하고, 상기 열경화성 수지층의 상하면에 도포되되, 상기 와이어 연결용 동선의 양끝단을 제외하고 도포되는 솔더 마스크층; 로 구성된 PCB 칩을 구비하여, 리드프레임 패키지에 내장시킨 것을 특징으로 하는 리드프레임 패키지용 테스트 칩 및 이것을 이용한 리드프레임 패키지의 전기적 특성 측정 방법을 제공한다.
리드프레임, 반도체 패키지, 전기적 특성, 측정 방법, 테스트, PCB 칩

Description

리드프레임 패키지용 테스트 칩{Test chip for Leadframe package and, Method for testing Electrical property of Leadframe package using the same}
본 발명은 리드프레임 패키지용 테스트 칩 및 이것을 이용한 리드프레임 패키지의 전기적 특성 측정 방법에 관한 것으로서, 더욱 상세하게는 리드프레임 패키지의 와이어 및 리드의 전기적 손실 측정을 위한 테스트 전용의 PCB 칩 및 이것을 이용하여 리드프레임 패키지에 포함된 와이어 및 리드의 각종 전기적 특성 및 손실을 용이하게 측정할 수 있도록 한 리드프레임 패키지용 테스트 칩 및 이것을 이용한 리드프레임 패키지의 전기적 특성 측정 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 패키지 제조용 리드프레임의 구성을 보면, 전체 리드프레임의 골격 역할을 하는 사이드프레임과, 반도체 칩이 실장되는 칩탑재판(=다이패드)과, 상기 사이드프레임과 칩탑재판을 일체로 연결하는 타이바와, 상기 사이드프레임으로부터 칩탑재판의 사방 변에 인접되게 연장되는 다수의 리드를 포함하여 구성된다.
이러한 구조로 제작된 리드프레임을 이용하여 반도체 패키지를 제조하는 공정을 살펴보면, 웨이퍼상의 반도체 칩(16)을 픽업하여 리드프레임(10)의 칩탑재판(12)에 부착하는 칩 부착 공정과, 상기 반도체 칩(16)의 본딩패드와 리드프레임(10)의 각 리드(14)간을 전기적으로 연결하는 와이어(18) 본딩 공정과, 상기 반도체 칩(16)과 와이어(18) 등을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(20)로 몰딩하는 공정과, 상기 리드프레임(10)의 외부 리드(14)를 단자 형상으로 만드는 트리밍 및 포밍 공정 등을 포함하고, 이러한 공정으로 첨부한 도 6에 도시된 바와 같은 구조의 리드프레임 반도체 패키지(100)로 완성된다.
이렇게 제조된 리드프레임을 이용한 반도체 패키지는 최종 납품 전에 전기적 특성 등을 미리 테스트하여 출시되며, 그 테스트 항목은 와이어 및 리드에 대한 전기적 저항, 인덕턴스, 커패시턴스 등이 있고, 이에 따른 전기적 손실을 측정하게 된다.
여기서, 기존의 리드프레임 패키지의 리드 및 와이어에 대한 전기적 특성 테스트 방법을 설명하면 다음과 같다.
먼저, 리드프레임 패키지(100)는 스트립 또는 매트릭스 단위로 제작되므로 펀칭(punching) 또는 소잉(sawing) 공정을 통해 개개 단위로 분리된 샘플을 준비하되, 몰딩 공정이 진행되기 전의 패키지(100)를 구비한다.
상기 샘플에 포함된 반도체 칩의 본딩패드와, 각 리드들이 와이어로 연결되어 있는 상태에서, 첨부한 도 5에 도시된 바와 같이 전기적 특성 테스트 장비(200) 의 제1프로브(201: probe)를 반도체 칩(16)의 본딩패드에 연결시키고, 동시에 제2프로브(202: probe)를 리드(14)의 바깥쪽 끝단부에 연결시킨다.
즉, 제1 및 제2프로브(201,202)의 프로빙 지점(probing point)이 반도체 칩(16)의 본딩패드와 리드(14)의 바깥쪽 끝단부가 된다.
이어서, 전기적 특성 테스트 장비에서 전류를 흘려보내면, 제1프로브(201)→ 반도체 칩(16)의 본딩패드→ 와이어(18)→ 리드(14)→ 제2프로브(202)→ 테스트 장비(200) 순으로 흐르게 되어, 테스트 장비200)에 포함된 디스플레이 수단에 와이어 및 리드의 전기적 특성 즉, 와이어 및 리드의 전기적 저항, 인덕턴스, 커패시턴스 등이 그래프로 자동 표출되어진다.
이후, 테스트 장비로부터 최종 특정된 전기적 특성을 분석하는 작업이 진행된다.
그러나, 상기와 같은 기존의 리드프레임 패키지의 와이어 및 리드에 대한 전기적 특성 실험은 다음과 같은 단점이 있었다.
최종 제조된 반도체 패키지는 리드프레임의 칩탑재판에 부착된 반도체 칩과, 리드의 내측부와, 와이어 등이 몰딩 컴파운드 수지로 몰딩되어 봉지된 상태이므로, 테스트 장비의 프로브를 반도체 칩의 본딩패드에 연결시킬 수 없다.
이에, 기존에는 상기와 같이 몰딩 컴파운드 수지에 의한 몰딩 공정전에, 제1 및 제2프로브를 반도체 칩의 본딩패드와 리드에 각각 연결시켜, 와이어와 리드에 대한 전기적 특성을 테스트하고 있다.
이러한 기존 테스트 방법은 몰딩 컴파운드 수지가 배제된 상태에서 진행되므 로, 와이어 및 리드에 대한 전기적 특성이 정확하게 측정되지 못하는 문제점을 초래한다.
즉, 몰딩 공정후, 리드의 내측부와 와이어는 몰딩 컴파운드 수지내에서 접촉된 상태이므로, 그 전기적 특성이 변할 수 있으므로, 정확한 전기적 특성값을 얻을 수 없다.
보다 상세하게는, 테스트를 위한 반도체 패키지 샘플(몰딩이 되지 않은 것)은 소잉 또는 펀칭에 의하여 개개 단위로 준비된 것으로서, 이때의 진동 및 충격으로 인하여 굿샘플을 얻기 힘들고, 굿샘플이 아닌 경우는 와이어 및 리드의 전기적 특성값이 정확하게 계산되지 않는 문제점이 있다.
또한, 리드와 와이어가 몰딩 컴파운드 수지내에 접촉된 상태에서는 그 전기적 저항이 변할 수 있으므로, 몰딩 공정을 진행하지 않은 상태에서 와이어 및 리드에 대한 전기적 특성값도 정확치 않을 수 있다.
따라서, 실제 몰딩 컴파운드 수지로 봉지된 상태에서 반도체 칩의 본딩패드에 프로브를 연결하고, 동시에 리드의 외측단에 프로브를 연결하여, 와이어 및 리드에 대한 전기적 특성을 정확하게 측정하는 방법이 요구되고 있다.
본 발명은 상기와 같은 기존의 문제점을 해결하기 위하여 안출한 것으로서, 리드프레임 패키지의 칩탑재판에 실장되어 몰딩 컴파운드 수지로 몰딩하여 봉지시 킨 후에도 와이어 및 리드의 전기적 특성을 정확하게 측정할 수 있는 리드프레임 패키지 전용의 PCB 칩을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 칩탑재판에 실장되어 몰딩 컴파운드 수지로 몰딩된 PCB 칩을 이용하여, 리드프레임 패키지에 포함된 와이어 및 리드의 각종 전기적 특성 및 손실을 용이하게 측정할 수 있도록 한 리드프레임 패키지의 전기적 특성 테스트 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 열경화성 수지층의 상하면에 형성된 와이어 연결용 단일 동선 또는 복수의 동선과; 상기 와이어 연결용 동선의 양끝단을 제외하고, 상기 열경화성 수지층의 상하면에 도포되되, 상기 와이어 연결용 동선의 양끝단을 제외하고 도포되는 솔더 마스크층; 로 구성된 PCB 칩을 구비하여, 리드프레임 패키지에 내장시킨 것을 특징으로 하는 리드프레임 패키지용 테스트 칩을 제공한다.
바람직한 일 구현예로서, 상기 PCB 칩은 리드프레임의 칩탑재판에 부착되고, 상기 와이어 연결용 동선의 양끝단과 상기 리드프레임의 리드간이 와이어로 연결되며, 상기 PCB 칩과 와이어와 리드의 내측부가 몰딩 컴파운드 수지로 몰딩된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 열경화성 수지층의 상하면에 형성된 와이어 연결용 단일 동선 또는 복수의 동선과, 상기 와이어 연결 용 동선의 양끝단을 제외하고 상기 열경화성 수지층의 상하면에 도포되되 상기 와이어 연결용 동선의 양끝단을 제외하고 도포되는 솔더 마스크층으로 구성된 PCB 칩을 구비하여, 리드프레임의 칩탑재판에 부착시키는 단계와; 상기 PCB 칩의 와이어 연결용 동선의 일 끝단과 상기 리드프레임의 리드간을 연결시키는 동시에, 상기 PCB 칩의 와이어 연결용 동선의 타 끝단과 상기 리드프레임의 다른 리드간을 연결시키는 단계와; 상기 PCB 칩과 와이어와 리드의 내측부를 몰딩 컴파운드 수지로 봉지하는 몰딩 단계와; 전기적 특성 테스트를 위한 테스트 장비의 제1프로브를 상기 와이어 연결용 동선의 일 끝단과 와이어로 연결된 상기 리드의 외측단부에 연결하고, 상기 테스트 장비의 제2프로브를 상기 와이어 연결용 동선의 타 끝단과 와이어로 연결된 상기 다른 리드의 외측단부에 연결하는 단계와; 상기 테스트 장비로부터 전류가 제1프로브에서 제2프로브쪽으로 인가되어, 상기 와이어 연결용 동선의 일 끝단 및 타 끝단에 연결되어 있던 와이어 및 리드의 전기적 특성이 측정되는 단계; 로 이루어지는 것을 특징으로 하는 리드프레임 패키지용 테스트 칩을 이용한 리드프레임 패키지의 전기적 특성 측정 방법을 제공한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.
리드프레임 패키지의 칩탑재판에 PCB 칩을 부착한 후, 몰딩 컴파운드 수지로 몰딩하여 봉지시킨 후에도 와이어 및 리드의 전기적 특성을 정확하게 측정할 수 있 다.
즉, 리드프레임의 칩탑재판에 실장되어 몰딩 컴파운드 수지로 몰딩된 PCB 칩을 이용하여, 리드프레임 패키지에 포함된 와이어 및 리드의 각종 전기적 특성 및 손실을 보다 정확하게 측정할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 리드프레임 패키지용 테스트 칩을 나타내는 사시도이고, 도 2는 도 1의 A-A선 단면도이다.
본 발명에 따른 테스트 칩(30)은 리드프레임의 칩탑재판에 부착되어, 와이어 본딩 및 몰딩 공정을 마친 후에도 리드 및 와이어에 대한 전기적 특성 측정을 용이하게 실시할 수 있도록 한 테스트 전용의 PCB 칩(30)이다.
상기 테스트 칩(30)은 인쇄회로기판(PCB)와 같이 열경화성 수지층(32)을 베이스층으로 하고, 그 상하면에 와이어 연결용 동선(34)이 형성된다.
이때, 상기 와이어 연결용 동선(34)은 단일선을 갖는 단일 동선, 또는 2열 이상의 복수선을 갖는 복수 동선이 등간격을 이루며 형성된다.
상기 와이어 연결용 동선(34)을 포함하여 열경화성 수지층(32)의 상하면은 절연물질인 솔더 마스크층(36)으로 도포되는 바, 상기 와이어 연결용 동선(34)의 양끝단을 제외하고 도포된다.
상기 와이어 연결용 동선(34)의 양끝단을 외부로 노출시킨 이유는 하기와 같이 와이어 본딩을 위한 지점이 되도록 함에 있다.
이렇게 구비된 본 발명의 테스트 칩(30)은 즉, PCB 칩(30)은 리드프레임(10)의 칩탑재판(12)에 부착되고, 연이어 상기 와이어 연결용 동선(34)의 양끝단과 상기 리드프레임(10)의 리드(14)간이 와이어(18)로 연결되며, 또한 상기 PCB 칩(30)과 와이어(18)와 리드(14)의 내측부가 몰딩 컴파운드 수지(20)로 몰딩된다.
보다 상세하게는, 첨부한 도 3a에 도시된 바와 같이 상기 PCB 칩(30)을 리드프레임(10)의 칩탑재판(12)에 부착시킨 후, 상기 PCB 칩(30)의 각 와이어 연결용 동선(34)의 일 끝단과 상기 리드프레임(10)의 리드(14)간을 연결시키는 동시에 상기 PCB 칩(30)의 각 와이어 연결용 동선(34)의 타 끝단과 상기 리드프레임(10)의 다른 리드(14)간을 연결시킨 다음, 첨부한 도 3b에 도시된 바와 같이 상기 PCB 칩(30)과 와이어(18)와 리드(14)의 내측부를 몰딩 컴파운드 수지(20)로 봉지하는 몰딩 단계를 통하여, 리드(14)와 와이어(18)에 대한 전기적 특성 측정을 용이하게 실시할 수 있는 리드프레임 패키지(100)로 완성된다.
여기서, 본 발명에 따른 리드프레임 패키지에 포함된 리드 및 와이어에 대한 전기적 특성 테스트 방법을 설명하면 다음과 같다.
첨부한 도 4에 도시된 바와 같이, 리드프레임 패키지(100) 내부의 PCB 칩(30)에 형성된 와이어 연결용 동선(34)의 일 끝단과 와이어(18)에 의하여 연결되어 있는 상기 리드(14)의 외측단부, 즉 다수의 리드중 선택된 어느 하나인 제1리드(14a)의 외측단부에 전기적 특성 테스트를 위한 테스트 장비(200)의 제1프로 브(201)를 연결시킨다.
이어서, 동일한 와이어 연결용 동선(34)의 타 끝단과 와이어(18)로 연결되어 있는 다른 리드(14)의 외측단부 즉, 다수의 리드중 선택된 어느 하나인 제2리드(14b)에 상기 테스트 장비(200)의 제2프로브(202)를 연결시킨다.
따라서, 상기 제1 및 제2리드(14a,14b)는 상기 PCB 칩(30)의 동일한 와이어 연결용 동선(34)에 의하여 통전 가능한 상태가 된다.
이어서, 상기 테스트 장비(200)로부터 전류가 제1리드(14a)에 연결된 제1프로브(201)에 인가되면, 제1프로브(201)→ 제1리드(14a)→ 와이어(18)→ 와이어 연결용 동선(34)→ 제2프로브(202)→ 테스트 장비(200) 순서로 흐르게 된다.
이렇게 제1프로브(201)로부터 제2프로브(202)까지 전류가 흐른 후, 최종 전류 신호가 테스트 장비(200)에 입력되면, 테스트 장비(200)에 포함된 연산부에서 제1리드(14a)와 제2리드(14b), 이 제1리드(14a)와 제2리드(14b)에 연결된 와이어(18)에 대한 전기적 특성, 즉 저항, 인덕턴스, 커패시턴스 등을 자동 측정하게 되고, 그 측정 결과치는 테스트 장비에 포함된 디스플레이 화면에 표출된다.
이와 같이, 리드프레임 패키지의 리드 및 와이어에 대한 전기적 특성을 PCB 칩을 탑재하여 몰딩 컴파운드 수지로 봉지된 상태에서 측정함으로써, 보다 정확한 리드 및 와이어의 전기적 특성값을 얻어낼 수 있다.
도 1은 본 발명에 따른 리드프레임 패키지용 테스트 칩을 나타내는 사시도,
도 2는 본 발명에 따른 리드프레임 패키지용 테스트 칩을 나타내는 도 1의 A-A선 단면도,
도 3a는 본 발명에 따른 리드프레임 패키지용 테스트 칩이 리드프레임의 칩탑재판에 부착되어 와이어 본딩된 상태를, 도 3b는 몰딩 컴파운드 수지로 봉지된 상태를 나타내는 평면도,
도 4는 본 발명에 따른 테스트 칩을 이용한 리드프레임 패키지의 전기적 특성 측정 방법을 설명하는 개략도,
도 5는 기존의 리드프레임 패키지의 와이어 및 리드에 대한 전기적 특성을 테스트하는 방법을 설명하는 단면도,
도 6은 통상적인 리드프레임 패키지를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 리드프레임 12 : 칩탑재판
14 : 리드 14a : 제1리드
14b : 제2리드 16 : 반도체 칩
18 : 와이어 20 : 몰딩 컴파운드 수지
30 : PCB 칩 32 : 열경화성 수지층
34 : 와이어 연결용 동선 36 : 솔더 마스크층
100 : 반도체 패키지 200 : 테스트 장비
201 : 제1프로브 202 : 제2프로브

Claims (3)

  1. 열경화성 수지층(32)의 상하면에 형성된 와이어 연결용 단일 또는 복수의 동선(34)과;
    상기 열경화성 수지층(32)의 상하면에 도포되되, 상기 와이어 연결용 동선(34)의 양끝단을 제외하고 도포되는 솔더 마스크층(36);
    로 구성된 PCB 칩(30)을 구비하여,
    리드프레임(10)의 칩탑재판(12)에 부착하고, 상기 와이어 연결용 동선(34)의 양끝단과 상기 리드프레임(10)의 리드(14)간이 와이어(18)로 연결시키며, 상기 PCB 칩(30)과 와이어(18)와 리드(14)의 내측부를 몰딩 컴파운드 수지(20)로 몰딩하는 방식으로 리드프레임 패키지에 내장시켜서,
    전기적 특성 테스트를 위한 테스트 장비(200)의 제1프로브(201)를 상기 와이어 연결용 동선(34)의 일 끝단과 와이어(18)로 연결된 리드(14)의 외측단부에 연결하고, 상기 테스트 장비(200)의 제2프로브(202)를 상기 와이어 연결용 동선(34)의 타 끝단과 와이어(18)로 연결된 다른 리드(14)의 외측단부에 연결하여 와이어(18)와 리드(14)의 전기적 특성을 측정할 수 있도록 한 것을 특징으로 하는 리드프레임 패키지용 테스트 칩.
  2. 삭제
  3. 삭제
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* Cited by examiner, † Cited by third party
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KR20000001411A (ko) * 1998-06-11 2000-01-15 윤종용 리드 온 칩 패키지
KR20000074989A (ko) * 1999-05-27 2000-12-15 윤종용 테스트용 반도체 패키지 및 그 제조 방법
JP2003174053A (ja) * 2001-12-07 2003-06-20 Yamaha Corp 半導体素子の製造方法及び製造装置
KR20080000879A (ko) * 2006-06-28 2008-01-03 삼성전자주식회사 비지에이 반도체 칩 패키지 및 이의 검사 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000001411A (ko) * 1998-06-11 2000-01-15 윤종용 리드 온 칩 패키지
KR20000074989A (ko) * 1999-05-27 2000-12-15 윤종용 테스트용 반도체 패키지 및 그 제조 방법
JP2003174053A (ja) * 2001-12-07 2003-06-20 Yamaha Corp 半導体素子の製造方法及び製造装置
KR20080000879A (ko) * 2006-06-28 2008-01-03 삼성전자주식회사 비지에이 반도체 칩 패키지 및 이의 검사 방법

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