KR20000074473A - 반도체소자의 실리사이드 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims abstract description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 150000002500 ions Chemical class 0.000 claims abstract description 17
- 238000004544 sputter deposition Methods 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- -1 Phosphorous ions Chemical class 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 13
- 239000011574 phosphorus Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000002347 injection Methods 0.000 abstract description 5
- 239000007924 injection Substances 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 abstract 2
- 230000003647 oxidation Effects 0.000 abstract 2
- 238000007254 oxidation reaction Methods 0.000 abstract 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
본 발명은 반도체소자의 실리사이드 형성방법에 관한 것으로, 반도체기판 상에 필드산화막을 형성하는 공정과; 상기 반도체기판의 상부에 게이트산화막과 폴리실리콘을 증착하고 패터닝하여 게이트를 형성하는 공정과; 상기 반도체기판의 상부에 절연막을 증착하고 에치-백하여 게이트 측면에 절연막 측벽을 형성하는 공정과; 상기 반도체기판 상에 고농도 불순물 이온주입 및 열처리를 통해 소스/드레인 영역을 형성하는 공정과; 상기 폴리실리콘 및 소스/드레인 영역 내에 인 이온을 주입하는 공정과; 상기 반도체기판 상에 Si 이온을 주입하여 상기 폴리실리콘과 소스/드레인 영역의 표면을 비정질화 하는 공정과; 상기 반도체기판 상에 Ti-스퍼터링을 통해 Ti막을 형성하는 공정과; 상기 반도체기판을 1차 급속 열처리한 다음 잔류하는 Ti막을 제거하고, 2차 급속 열처리하여 표면이 비정질화된 폴리실리콘 및 소스/드레인 영역에만 선택적으로 Ti-실리사이드막을 형성하는 공정으로 이루어지는 반도체소자의 실리사이드 형성방법을 통해 Ti-실리사이드막의 확산을 저지하는 장벽으로 인 주입층을 형성함에 따라 누설전류를 줄이고, 종래에 비해 Ti-실리사이드막을 두껍게 형성할 수 있게 되어 저항을 낮출 수 있는 효과가 있으며, 나아가 미세 소자제조에 적용할 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 실리사이드 형성방법에 관한 것으로, 특히 0.35㎛ 이하의 논리 소자에서 저항 및 누설전류의 특성을 향상시키기에 적당하도록 한 반도체소자의 실리사이드 형성방법에 관한 것이다.
종래 반도체소자의 실리사이드 형성방법을 첨부한 도1a 내지 도1d의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 반도체기판(1) 상에 필드산화막(2)을 형성하여 액티브영역을 정의한 후, 반도체기판(1)의 액티브영역 상부에 게이트산화막(3)과 폴리실리콘(4)을 증착하고, 패터닝하여 게이트를 형성한 다음 상부전면에 절연막(5)을 증착하고, 에치-백(etch-back) 하여 게이트의 측면에 절연막(5) 측벽을 형성한 다음 게이트 및 필드산화막(2)을 마스크로 이용하여 반도체기판(1)의 액티브영역 내에 고농도의 불순물이온을 주입하고, 열처리하여 소스/드레인 영역(6)을 형성한다.
그리고, 도1b에 도시한 바와같이 상기 소스/드레인 영역(6)이 형성된 반도체기판(1) 상의 노출된 표면 전영역에 Si 이온을 주입하여 게이트의 폴리실리콘(4)과 소스/드레인 영역(6)의 표면을 비정질화 한다.
그리고, 도1c에 도시한 바와같이 상기 반도체기판(1)의 상부전면에 Ti-스퍼터링(sputtering)을 적용하여 Ti막(7)을 형성한다. 이때, Ti막(7)은 통상 400±50Å 정도의 두께로 형성한다.
그리고, 도1d에 도시한 바와같이 상기 Ti막(7)이 형성된 구조물을 1차 급속 열처리(rapid thermal annealing : RTA)한 다음 잔류하는 Ti막(7)을 제거하고, 2차 급속 열처리하여 표면이 비정질화된 게이트의 폴리실리콘(4) 및 소스/드레인 영역(6)에만 선택적으로 C-54 구조를 갖는 Ti-실리사이드막(8)을 형성한다.
한편, 상기한 바와같은 Ti-실리사이드막(8)은 누설전류로 인해 두께증가에 한계가 있고, 0.18㎛급 이하의 설계-룰(design rule)에는 적용할 수 없는 문제점이 있었다. 따라서, Ti-스퍼터링 대신에 Co 또는 Ni-스퍼터링을 적용하여 누설전류 및 설계-룰 특성을 향상시킨 Co 또는 Ni-실리사이드막을 형성할 수 있으나, 별도의 장치가 요구되어 투자비용이 증가하고, 또한 0.13㎛급 이하의 설계-룰에는 적용할 수 없는 문제점이 있다.
상술한 바와같이 종래의 Ti-실리사이드막은 누설전류로 인해 두께증가에 한계가 있고, 0.18㎛급 이하의 설계-룰에는 적용할 수 없으며, 이를 해결하기 위한 Co 또는 Ni-실리사이드막은 별도의 장치가 요구되어 투자비용이 증가하고, 또한 0.13㎛급 이하의 설계-룰에는 적용할 수 없는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 0.35㎛ 이하의 논리 소자에서 저항 및 누설전류의 특성을 향상시킬 수 있는 반도체소자의 실리사이드 형성방법을 제공하는데 있다.
도1a 내지 도1d는 종래 반도체소자의 실리사이드 형성방법을 보인 수순단면도.
도2a 내지 도2e는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
11:반도체기판 12:필드산화막
13:게이트산화막 14:폴리실리콘
15:절연막 16:소스/드레인 영역
17:Ti막 18:Ti-실리사이드막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 실리사이드 형성방법은 반도체기판 상에 필드산화막을 형성하는 공정과; 상기 반도체기판의 상부에 게이트산화막과 폴리실리콘을 증착하고 패터닝하여 게이트를 형성하는 공정과; 상기 반도체기판의 상부에 절연막을 증착하고 에치-백하여 게이트의 측면에 절연막 측벽을 형성하는 공정과; 상기 반도체기판 상에 고농도의 불순물 이온주입 및 열처리를 통해 소스/드레인 영역을 형성하는 공정과; 상기 폴리실리콘 및 소스/드레인 영역 내에 인 이온을 주입하는 공정과; 상기 반도체기판 상에 Si 이온을 주입하여 상기 폴리실리콘과 소스/드레인 영역의 표면을 비정질화 하는 공정과; 상기 반도체기판 상에 Ti-스퍼터링을 통해 Ti막을 형성하는 공정과; 상기 반도체기판을 1차 급속 열처리한 다음 잔류하는 Ti막을 제거하고, 2차 급속 열처리하여 표면이 비정질화된 폴리실리콘 및 소스/드레인 영역에만 선택적으로 Ti-실리사이드막을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 실리사이드 형성방법을 도2a 내지 도2e의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 반도체기판(11) 상에 필드산화막(12)을 형성하여 액티브영역을 정의한 후, 그 액티브영역 상부에 게이트산화막(13)과 폴리실리콘(14)을 증착하고, 패터닝하여 게이트를 형성한 다음 상부전면에 절연막(15)을 증착하고, 에치-백 하여 게이트의 측면에 절연막(15) 측벽을 형성한 다음 게이트 및 필드산화막(12)을 마스크로 이용하여 반도체기판(11)의 액티브영역 내에 고농도의 불순물이온을 주입하고, 열처리하여 소스/드레인 영역(16)을 형성한다.
그리고, 도2b에 도시한 바와같이 상기 소스/드레인 영역(16)이 형성된 반도체기판(11) 상에 인(P) 이온을 주입하여 게이트의 폴리실리콘(14)과 소스/드레인 영역(16)의 내부에 인 주입층(미도시)을 형성한다. 이때, 인(P) 이온은 1.0×1014∼1.0×1015개/㎠ 의 양을 소스/드레인 영역(16)과 반도체기판(11)의 경계면 깊이의 50∼80% 정도에 주입되도록 에너지를 조절하는 것이 바람직하며, 인(P) 이온을 주입하는 이유는 Ti 이온이 Si 이온보다 인(P) 이온과 반응하기 쉬우므로, Ti 이온과 Si 이온이 반응하는 것을 방해하기 위해서다.
이와같이, 인(P) 이온을 주입하여 형성된 인 주입층은 후속공정을 통해 형성되는 Ti-실리사이드막(18)의 확산을 저지하는 장벽의 역할을 하게 되므로, 종래에 비해 Ti-실리사이드막(18)을 10% 이상 두껍게 형성할 수 있게 되고, 또한 누설전류를 줄일 수 있게 된다.
그리고, 도2c에 도시한 바와같이 상기 인(P) 이온이 주입된 반도체기판(11) 상에 Si 이온을 주입하여 폴리실리콘(14)과 소스/드레인 영역(16)의 표면을 비정질화 한다.
그리고, 도2d에 도시한 바와같이 상기 반도체기판(11)의 상부전면에 Ti-스퍼터링을 적용하여 Ti막(17)을 형성한다. 이때, Ti막(17)은 상기 인 주입층의 확산저지를 고려하여 450Å∼1000Å의 두께로 두껍게 형성할 수 있으며, 상기 Ti-스퍼터링 대신에 Co 또는 Ni-스퍼터링을 적용하여 Co막이나 Ni막을 형성할 수 있다.
그리고, 도2e에 도시한 바와같이 상기 Ti막(17)이 형성된 구조물을 1차 급속 열처리한 다음 잔류하는 Ti막(17)을 제거하고, 2차 급속 열처리하여 표면이 비정질화된 게이트의 폴리실리콘(14) 및 소스/드레인 영역(16)에만 선택적으로 Ti-실리사이드막(18)을 형성한다.
상기한 바와같은 본 발명에 의한 반도체소자의 실리사이드 형성방법은 Ti-실리사이드막의 확산을 저지하는 장벽으로 인 주입층을 형성함에 따라 누설전류를 줄이고, 종래에 비해 Ti-실리사이드막을 두껍게 형성할 수 있게 되어 저항을 낮출 수 있는 효과가 있으며, 나아가 미세 소자제조에 적용할 수 있는 효과가 있다.
Claims (4)
- 반도체기판 상에 필드산화막을 형성하는 공정과; 상기 반도체기판의 상부에 게이트산화막과 폴리실리콘을 증착하고 패터닝하여 게이트를 형성하는 공정과; 상기 반도체기판의 상부에 절연막을 증착하고 에치-백하여 게이트 측면에 절연막 측벽을 형성하는 공정과; 상기 반도체기판 상에 고농도 불순물 이온주입 및 열처리를 통해 소스/드레인 영역을 형성하는 공정과; 상기 폴리실리콘 및 소스/드레인 영역 내에 인 이온을 주입하는 공정과; 상기 반도체기판 상에 Si 이온을 주입하여 상기 폴리실리콘과 소스/드레인 영역의 표면을 비정질화 하는 공정과; 상기 반도체기판 상에 Ti-스퍼터링을 통해 Ti막을 형성하는 공정과; 상기 반도체기판을 1차 급속 열처리한 다음 잔류하는 Ti막을 제거하고, 2차 급속 열처리하여 표면이 비정질화된 폴리실리콘 및 소스/드레인 영역에만 선택적으로 Ti-실리사이드막을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 인 이온은 1.0×1014∼1.0×1015개/㎠ 의 양을 소스/드레인 영역과 반도체기판의 경계면 깊이의 50∼80% 에 주입한 것을 특징으로 하는 반도체소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 Ti막은 450Å∼1000Å의 두께로 형성한 것을 특징으로 하는 반도체소자의 실리사이드 형성방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 Ti-스퍼터링을 통해 형성되는 Ti막 대신에 Co 또는 Ni-스퍼터링을 통해 Co 또는 Ni막을 형성한 것을 특징으로 하는 반도체소자의 실리사이드 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018445A KR20000074473A (ko) | 1999-05-21 | 1999-05-21 | 반도체소자의 실리사이드 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018445A KR20000074473A (ko) | 1999-05-21 | 1999-05-21 | 반도체소자의 실리사이드 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000074473A true KR20000074473A (ko) | 2000-12-15 |
Family
ID=19587047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990018445A KR20000074473A (ko) | 1999-05-21 | 1999-05-21 | 반도체소자의 실리사이드 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000074473A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720399B1 (ko) * | 2001-05-16 | 2007-05-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 실리사이드 형성방법 |
| KR100913324B1 (ko) * | 2002-12-31 | 2009-08-20 | 동부일렉트로닉스 주식회사 | 반도체 장치의 실리사이드막 형성 방법 |
-
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- 1999-05-21 KR KR1019990018445A patent/KR20000074473A/ko not_active Application Discontinuation
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| KR100913324B1 (ko) * | 2002-12-31 | 2009-08-20 | 동부일렉트로닉스 주식회사 | 반도체 장치의 실리사이드막 형성 방법 |
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