KR20000064944A

KR20000064944A - 온도 센서 회로를 구비한 파워 반도체 장치

Info

Publication number: KR20000064944A
Application number: KR1019980708332A
Authority: KR
Inventors: 브렌던 패트릭 켈리
Original assignee: 롤페스 요하네스 게라투스 알베르투스; 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1997-02-19
Filing date: 1998-01-29
Publication date: 2000-11-06
Also published as: WO1998037581A3; EP0910870B1; US5886515A; DE69839469D1; EP0910870A2; KR100471521B1; JP2000509906A; WO1998037581A2

Abstract

본 발명에 따른 파워 반도체 부품의 온도 센서 회로는 온도 감지 요소들을 포함하는데, 그중 몇몇(Q1, R1∼R3)은 파워 반도체 장치(MPWR)에 의해 열이 발생되는 부품의 활성 영역 근방에 위치되며, 다른 몇몇(R4, R')은 열발생 활성 영역으로부터 더 먼, 따라서, 저온 지역에 위치된다. 상이한 온도 계수들을 갖는 고온 지역 요소들(Q1, R1∼R3)은 제 1 비교기 회로내에 제공되어 열발생 활성 영역 근방의 장치 온도(T_절대)를 표시한다. 고온 지역 및 저온 지역 요소들(R2, R4)은 제 2 비교기 회로내에 제공되어 온도 변화율(T_변화율) 한계치가 발생한 때를 표시한다. 제 1 비교기 회로와 제 2 비교기 회로 사이의 회로 접속(5, 7)은 바람직하게는 그들의 제각기의 비교기(CP1, CP2)의 입력단들에서 제 1 및 제 2 비교기 회로들의 고온 지역 온도 감지 요소들(Q1, R1∼R3)을 함께 결합함으로써, 제 2 비교기 회로에 의해 감지되는 온도 변화율 한계치가 장치 온도(T_절대)의 함수로서 감소하게 한다.

Description

온도 센서 회로를 구비한 파워 반도체 장치

본 발명은 온도 센서 회로를 구비한 파워 반도체 장치를 포함하는, 자동차 스위칭 애플리케이션용 스위치와 같은 파워 반도체 소자에 관한 것이다. 파워 반도체 장치는, 예를 들면, 절연-게이트 전계 효과 트랜지스터(이후 "MOSFET"라 함), 절연 게이트 바이폴라 트랜지스터(이후 "IGBT"라 함), 또는 바이폴라 트랜지스터일 수 있다. 온도 센서 회로는 이 파워 반도체 장치가 열적 과부하에 접근하고 있는지를 감지할 수 있으며, 심지어 장치 부하가 단락되었는지의 여부를 판정할 수 있을 만큼 충분히 민감할 수 있다.

미국 특허 제 5,563,760 호는 이러한 파워 반도체 장치용 온도 센서 회로를 개시하는데, 이 온도 센서 회로는 비교기 회로내에 고온 지역 및 저온 지역 온도 감지 요소를 포함한다. 이러한 미국 특허 제 5,563,760 호의 전체 내용은 본 명세서에서 참조 자료로서 인용된다. 구체적으로, 미국 특허 제 5,563,760 호는 저온 지역과 고온 지역간의 온도 변화율(T_변화율) 한계치를 감지하는 회로를 개시한다. 이 회로(예를 들면, 미국 특허 제 5,563,760 호의 도 5 및 도 6 참조)는, 비교기 회로내에서 제 1 및 제 2 병렬 암에 직렬로 배열되어 휘트 스톤 브리지를 형성하며, PTAT(절대 온도 비례) 전압으로부터 도출된 전류원에 의해 전원공급되는 온도 감지 요소들을 포함한다. 이들 암을 제각기의 PTAT 전류원을 통해 바이어스시킴으로써 T_변화율회로에 의해 감지되는 온도 변화율 한계치를 절대(또는 실제) 장치 온도와 무관하게 또는 장치의 저온 지역에 기초한 장치 온도의 감소하는 함수로 되게 구성된다. 비교기 회로의 출력은 T_변화율이 과다한 경우에 파워 반도체 장치로 턴 오프 신호를 제공한다.

본 발명의 목적은 파워 반도체 장치에 더욱 더 유리한 온도 센서를 제공하는 것으로, 비교기 회로에 의해 감지되는 T_변화율한계치를 장치의 고온 지역에서의 장치 온도의 함수로서 감소시킬 수 있다.

본 발명에 따르면, 온도 센서 회로를 갖는 파워 반도체 장치를 포함하는 파워 반도체 부품이 제공되며, 본 온도 센서 회로는 제 1 비교기 회로내의 고온 지역 온도 감지 요소들과, 제 2 비교기 회로내의 고온 지역 및 저온 지역 온도 감지 요소들을 포함하되, 고온 지역 온도 감지 요소는 반도체 장치의 열이 발생하는 활성 영역 근방에 위치되고, 저온 지역 온도 감지 요소(또는 요소들)는 열이 발생하는 활성 영역으로부터 더욱 멀리 위치되며, 제 1 비교기 회로의 고온 지역 온도 감지 요소들은 열이 발생하는 활성 영역 근방에서 장치 온도를 표시하기 위해 상이한 온도 계수를 갖고, 고온 지역 및 저온 지역 온도 감지 요소들을 모두 갖는 제 2 비교기 회로는 열이 발생하는 활성 영역 근방의 고온 지역과 열이 발생하는 활성 영역으로부터 먼 저온 지역 사이에 온도 변화율 한계치가 발생했을 때를 표시하도록 동작하며, 상기 제 1 비교기 회로와 상기 제 2 비교기 회로간의 회로 접속에 의해 상기 제 1 및 제 2 비교기 회로의 고온 지역 온도 감지 요소들을 함께 결합함으로써 제 2 비교기 회로에 의해 표시되는 온도 변화율 한계치가 고온 지역에서의 장치 온도의 증가하는 함수가 되게 한다.

본 명세서에서, "고온(hot)" 및 "저온(cool)"이라는 용어는 파워 반도체 장치의 열-발생 활성 영역에 관련한 위치를 말하는데, 즉, "고온" 요소는 열 발생 활성 영역의 근방에 있고, "저온" 요소는 열 발생 활성 영역으로부터 멀리 있다. 이후의 설명을 용이하게 하기 위하여, 장치 온도 한계치에 도달했을 때를 표시하도록 동작할 수 있는 제 1 비교기 회로는 본 명세서에서 "T_절대회로"로 명명하며, 장치 온도는 "T_절대"으로 명명된다. 마찬가지로, 온도 변화율 한계치가 열 발생 활성 영역 근방의 고온 지역과 열 발생 활성 영역으로부터 먼 저온 지역 사이에서 발생한 때를 표시하도록 동작할 수 있는 제 2 비교기 회로는 본 명세서에서 "T_변화율회로"로 명명되며, 온도 변화율은 "T_변화율"로 명명된다.

T_절대회로내의 상이한 온도 계수를 갖는 고온 지역 온도 감지 요소들은 반대되는, 즉, 포지티브 및 네가티브 온도 계수를 가질 수 있다. 이 때 매우 우수한 T_절대감도는 잘 확립된 소자 기술을 이용하여 성취될 수 있다. 따라서, 예를 들어, 포지티브 온도 계수(이후 "PTC"라 함)의 온도 감지 요소는, 예를 들면, 저항 및/또는 MOST들 형태일 수 있는 반면, 네가티브 온도 계수(이후 "NTC"라 함)의 온도 감지 요소는, 예를 들면, p-n 접합 다이오드 및/또는 바이폴라 트랜지스터일 수 있다.

본 발명에 따른 온도 센서 회로에서, T_변화율회로의 고온 지역 온도 감지 요소들은, T_변화율회로의 비교기 입력단에서 감지되는 온도 변화율 한계치가 고온 지역에서의 장치 온도의 감소 함수가 되도록 T_절대회로의 고온 지역 온도 감지 요소를 포함할 수 있다. 이와 같이 고온 지역 온도 감지 요소들을 공유함으로써, 요구되는 고온 지역 온도 감지 요소들의 총 수는 작게 유지될 수 있다. 따라서, T_절대및 T_변화율회로들의 고온 지역 온도 감지 요소를 함께 결합하는 회로 접속은 T_절대와 T_변화율회로의 입력단에서 이루어질 수 있다. T_절대및 T_변화율회로들의 온도 감지 요소들은 제 1 및 제 2 병렬 암들에 직렬로 배열될 수 있다. 각각의 암은 T_절대회로 및 T_변화율회로의 비교기 입력을 제공할 수 있다.

이들 제 1 및 제 2 암은 T_변화율및 T_절대비교기 회로로 이루어진 브리지 구성을 형성할 수 있고, PTAT(절대 온도 비례) 전압에 의해 제어되는 전류원에 의해 전원공급될 수 있다. PTAT 전압은 동일한 온도 계수를 갖는 정합된 저항을 가로질러 공지된 방법으로 얻어질 수 있다. 이와 같이하여 얻어진 온도 센서 회로는 감도가 우수하며 신뢰성이 높다.

제 1 암은 T_변화율회로의 제 1 고온 지역 온도 감지 요소를 통해 바이어스되는 T_절대회로의 제 1 고온 지역 온도 감지 요소를 포함할 수 있으며, 제 2 암은 T_변화율회로의 저온 지역 온도 감지 요소를 통해 바이어스되는 T_절대회로의 제 2 고온 지역 온도 감지 요소를 포함할 수 있다. 이 경우, T_절대회로의 비교기 입력들은 각 암들내의 이들 소자들의 직렬 노드들로부터 얻어질 수 있고, T_변화율회로의 비교기 입력들은 이들 암과 제각기의 PTAT 전류원들간의 노드들로부터 얻어질 수 있다.

변형된 예에서, T_절대회로의 제 2 고온 지역 온도 감지 요소는 T_절대회로의 저온 지역 온도 감지 요소와 직렬접속된 T_변화율회로의 제 2 고온 지역 온도 감지 요소를 통해 바이어스될 수 있으며, T_절대회로의 비교기 입력들중 하나는 T_변화율회로의 상기한 제 2 고온 지역 온도 감지 요소와 T_절대회로의 제 2 고온 지역 온도 감지 요소의 노드로부터 얻어질 수 있다.

온도 센서 회로의 헌팅(hunting) 또는 사이클링(cycling)을 방지하기 위해 T_절대회로와 T_변화율회로의 비교기들내에, 또는 그들중 적어도 하나(예컨대, T_절대회로의 비교기)내에, 히스테리시스 궤환이 제공될 수도 있다. 이러한 히스테리시스 궤환은 본 발명의 다른 특징들중 어느 하나 또는 그 이상의 특징들과 조합하여 제공될 수도 있다.

본 발명에 따른 구성에서 T_변화율회로의 비교기 출력은, 장치의 부하가 단락됨으로 인해 장치의 온도가 과도하게 상승하는 것, 예를 들면, 본 장치에 의해 동작되는 램프 혹은 전구가 끊겨서 단락 상태가 된 결과로서 파워 반도체 장치를 직접 가로질러 대부분의 공급 전압이 인가되는 때를 검출하기 위한 모니터로서 사용될 수 있을 만큼 충분히 민감할 수 있다. 그러나 본 파워 장치는 특별히 설계된 단락 회로 검출기 회로를 구비할 수도 있다.

본 발명에 따른 회로 특징들 및 부가의 회로 기능들 및 그들 장치 특징들은, 예를 들어, 미국 특허 제 4,929,884 호 및 미국 특허 제 5,563,760 호에 개시된 바와 같은 공지된 집적 및 회로 기법을 이용하여 및/또는 본 명세서에 개시된 신규의 집적화된 장치 구조물 및 기법을 이용하여 파워 장치와 일체화될 수 있다. 따라서, 미국 특허 제 4,929,884 호는 이러한 파워 반도체 장치들에 유리한 다양한 모니터 및/또는 보호 회로들을 개시한다. 미국 특허 제 4,929,884 호의 전체 내용은 본 명세서에서 참조 자료로 인용된다.

본 발명에 따른 이들 및 다른 특징들은 첨부된 개략적인 도면을 참조하여 이하에서 예로서 설명되는 발명의 실시예에서 구체적으로 예시된다.

도 1은 본 발명에 따른 파워 반도체 부품의 온도 센서 회로의 일실시예의 회로도,

도 2a는 부품의 파워 반도체 장치와 관련하여 고온 지역 및 저온 지역 온도 감지 요소에 대한 배치의 일실시예를 예시하는, 본원 발명에 따른 파워 반도체 부품의 평면도,

도 2b는 도 2a에 도시된 파워 반도체 부품의 선 Ⅱ-Ⅱ을 따른 횡단면도,

도 3은 도 1에 도시된 파워 반도체 부품의 회로도에서 T_변화율비교기(CP1) 및 T_절대비교기(CP2)가 제각기 트립하게 되는 온도 한계치 선들 A 및 B의 대표적 예를 도시하는, ℃로 나타낸 T_변화율대 T_절대의 도면,

도 4의 (a) ∼ (e)는 도 1에 도시된 파워 반도체 부품의 반도체 몸체의 상이한 부분들에 대한 횡단면도로서, 도 1의 회로 부품들이 공지된 DMOS 기술을 이용하여 파워 MOSFET 또는 IGBT 장치와 집적될 수 있는 방법을 예시하며,

도 5는 도 1의 회로에서 사용하기에 적합하며, 히스테리시스 궤환을 갖는 비교기의 회로도이다.

이들 도면은 개략적으로 도시되었으며, 실제 축척대로 도시되지 않았음에 알아야 한다. 도 2 및 도 4에 도시된 장치 부분들의 상대적 크기 및 비율은 도시의 명료성 및 편리성을 위해 사이즈를 확대 또는 감축하여 도시하였다.

도 1은 파워 반도체 부품, 예컨대, 자동차의 스위칭 응용을 위한 하이 사이드 스위치(high side switch;HSS)의 온도 센서 회로의 일실시예를 도시한다. 도 1의 회로는 부품의 열적 상태를 모니터링하여 그의 파워 반도체 장치(도 2a, 2b 및 도 4의 (a)에서 MPWR로 표시됨)가 열적 과부하 상태에 접근하고 있는지의 여부를 감지하며, 장치 동작을 제어함으로써 열적 과부하로부터 장치(MPWR)를 보호하도록 공지의 방법으로 사용될 수 있는 T_절대및 T_변화율출력 신호를 제공한다.

도 1에 도시된 온도 센서 회로는 제 1(T_절대) 비교기 회로내의 고온 지역 온도 감지 요소들(Q1, R1∼R3)을 포함하며, 제 2(T_변화율) 비교기 회로내의 저온 지역 온도 감지 요소들(R2, R4)을 포함한다. 고온 지역 요소들(Q1, R1, R2, R3)은 파워 반도체 장치(MPWR)에 의해 열이 발생되는 소자의 활성 영역 근방에 위치된다. 저온 지역 요소(예컨대, R4) 또는 요소들은 열이 발생하는 활성 영역으로부터 더욱 멀리 위치된다. 이들 제 1 비교기 회로의 요소들(Q1, R1∼R3)은 장치 온도(T_절대) 한계치에 도달했을 때를 표시하기 위해 상이한 온도 계수를 갖는다. 고온 지역 온도 감지 요소(R2)와 저온 지역 온도 감지 요소(R4)를 모두 갖는 제 2 비교기 회로는 열발생 활성 영역 근방의 고온 지역과 열발생 활성 영역으로부터 먼 저온 지역 사이에서 온도 변화율(T_변화율) 한계치가 발생했을 때를 표시하도록 동작한다.

이후 제 1 비교기 회로는 "T_절대회로"로 명명되며, 제 2 비교기 회로는 "T_변화율회로"로 명명된다. T_변화율회로의 고온 지역 요소들은 사실상 T_절대회로의 요소들(Q1, R1∼R3)을 포함하여, T_변화율회로의 비교기 입력단에서 감지되는 온도 변화율 한계치가 고온 지역에서 장치 온도 T_절대의 감소 함수가 되게 한다. 도 1에 도시된 회로에서 이들 요소(R1-R2, Q1-R3-R4)는 (노드들(5∼9)을 통해) T_절대회로 및 T_변화율회로의 공통 암에 배열되며, 이들 암의 노드들은 T_변화율회로 및 T_절대회로 사이에서 이들 두 회로의 고온 지역 온도 감지 요소들을 함께 결합하는 회로 접속을 제공하여, T_변화율회로 출력단에 표시되는 온도 변화율 한계치가 고온 지역에서의 장치 온도 T_절대의 감소 함수가 되게 한다. 따라서, 요소들(R1, Q1, R3)은 요소들(R2, R4)의 전압 공급 단말측에 불균형 전압(장치의 고온 지역의 절대 온도(T_절대)에 대응함)을 제공한다. 소자(R2)와 소자(R4)간의 온도 변화율은 이러한 온도 감지 불균형 전압을 상쇠시킬 수 있고, 따라서 T_변화율회로에서 T_변화율한계치는 T_절대에 의해 실시간으로 감소한다.

이러한 회로는, 장치의 고유한 열적 용량 및 순간적인 부하 구동 용량이 충분히 이용될 수 있게 하면서 파워 장치(MPWR)에 대해 안전한(거의 이상적인) 열적 보호를 제공하도록, 온도 감지 요소들을 최적으로 결합하여 과잉 변화 온도 검출 기능 및 과잉 절대 온도 검출 기능을 결합하는 신규의 방법이다.

종전에는 두 개의 주요한 열적 과부하 검출 방법이 이용되었다. 첫 번째 방법은 파워 장치 영역에 가깝거나 영역내에 위치된 단일 또는 복수의 센서에 기초한 절대 온도(T_절대) 검출기이다. 한 예가 미국 특허 제 4,929,884 호에 개시되며, 그 전체 내용이 본 명세서에서 참조 자료로 인용된다. 두 번째 방법은 파워 장치로부터의 어느 정도 떨어진 지역들과 비교되는 파워 장치 활성 영역의 에지에서의 국부적 온도 상승을 검출하는 변화율 온도(T_변화율) 센서이다. 이들의 예가 미국 특허 제 5,563,760 호에 개시되어 있다.

그러나, 첫 번째 방법은, 파워 장치가 초기에 전반적으로 저온인 경우, 과부하 조건들에 의해 매우 큰 온도 변화율이 검출되어 장치가 턴-오프될 수 있다. 이와 같은 과부하 조건이 반복되는 경우에는, 이들 큰 온도 변화율이 반도체 몸체(칩) 및 그와 연관된 패키징/탑재 하드웨어에 심각한 손상을 초래할 수 있다.

두 번째 방법은 최대 온도 변화율을, 장치가 초기에 전반적으로 고온인 경우에도 안전하게 유지될 수 있는 값으로 사실상 제한한다. 불행히도, 이것은, 상온 또는 고온 장치들을 또한 보호해야할 필요로 인해 초기에 저온인 장치의 열적 용량이 이용될 수 있는 정도를 제한한다.

본 발명에 따른 온도 감지 회로는 이들 두 기능들, 즉, T_절대및 T_변화율을 하나의 회로 구성으로 결합하며, 이 회로에서 실제의 온도 감지 요소들(예컨대, Q1, R1∼R4)은, 예를 들어, 도 1의 회로에서처럼 공통 배열로 공유될 수도 있다. 미국 특허 제 5,563,760 호에서는 저온 절대 온도 센서에 따라 T_변화율한계치를 감소시키도록 의도되었으나, 본 발명의 새로운 회로에서는 T_변화율이 고온 지역에서 동작하는 절대 온도(T_절대) 센서들(Q1, R1)에 따라 감소된다. 이와 같이 T_변화율과 T_절대가 결합된 회로는 밴드 갭 기준 회로(도 1의 회로 블럭(BRG))를 포함할 수 있는데, 이 회로는 공지의 적절한 표준 유형으로 이루어질 수 있다. 이와 같이 결합된 T_변화율-T_절대회로에 히스테리시스 궤환이 포함된 경우, 히스테리시스 궤환은 공통의 센서 구성에는 제공되지 않고, 비교기 기능내에 제공될 수 있다.

도 1은 신규한 온도 감지 회로의 특정 실시예를 도시하는데, 이 회로는, 고온 지역들(즉, 파워 장치(MPWR) 근방)의 온도 감지 요소들(Q1, R1∼R3)과, 저온 지역(즉, 파워 장치(MPWR)로부터 먼 지역)의 온도 감지 요소(R4)를 포함하는 휘트스톤 브리지 네트워크를 구비한다(도 2a 및 2b 참조). 이러한 특정 실시예에서, 요소(Q1)는 NTC 밴드 갭 센서이고, 요소(R1∼R4)는 PTC 저항들이다. 이 브리지의 제 1 암은 T_변화율회로의 고온 지역 요소(R2)를 통해 바이어스되는 T_절대회로의 고온 지역 요소(R1)를 포함하며, 제 2 암은 T_변화율회로의 저온 지역 요소(R4)와 직렬인 고온 지역 요소(R3)를 통해 바이어스되는 T_절대회로의 고온 지역 요소(Q1)를 포함한다. T_절대회로는 요소들(R1-R2)간의 연결 노드(5) 및 요소들(Q1-R3)간의 연결 노드(6)로부터 제각기 얻어지는 입력들을 갖는 비교기(CP1)를 포함한다. T_변화율회로는 그들의 제각기의 PTAT 전류원들(M1, M2)과 요소들(R2, R4)간의 노드(8, 9)로부터 얻어진 입력들을 갖는 비교기(CP2)를 포함한다.

트랜지스터(Q1)의 베이스와 저항(R1)의 일측은 전압 Vb의 파워 라인(3)으로부터 도출된 제 1 공급 라인(1)에 연결된다. 브리지의 이들 두 요소, 즉, 트랜지스터(Q1) 및 저항(R1)의 반대측은 그들의 제각기의 PTAT 전류원(M1, M2)에 의해 공급되며, 이들 전류원(M1, M2)은 제각기의 직렬 저항들(RM1, RM2)을 통해 제 2 공급 라인(2)에 접속된다. 도 1의 회로는 미국 특허 제 4,929,884 호에 개시된 회로 집적 원리를 이용하여 고전압 파워 장치(MPWR)와 모놀리식으로 집적화된 저전압 반도체 회로 부품들로 형성될 수 있다. 따라서, 장치 기판은 파워 서플라이(예컨대, 배터리)의 고전압(Vb) 터미널에 접속될 수 있고, 도 1에 도시된 회로의 저전압 반도체 회로 부품들은 이 고전압 터미널을 기준으로 조절되는 저전압 공급 V_로우로 동작될 수 있다. 따라서, 도 1의 라인(2)은 V_로우의 인위적 접지 전위이며, 라인(1)은 보다 포지티브 전위이다. 이 경우에, 전류원(M1, M2)은 사실상 싱크들(sinks)로서, 브리지의 제각기의 제 1 및 제 2 암들, 즉, (R1, R2) 및 (Q1, R3, R4)을 통해 흐르는 전류를 싱크시킨다. 라인(1)은 파워 라인(3)에 직접 접속될 수 있으며, 따라서 포지티브 공급 전압 Vb가 된다. 그러나, 브리지 출력 전압들(노드들(5,6,8,9)에서의 전압)을 각 비교기들(CP1, CP2)의 이상적인 입력 범위에 가깝게 일치시키도록 Vb보다 낮은 전압으로 라인(1)을 세트시키는 것이 유리할 수도 있다. 따라서, 실시예로서, 도 1은 라인(3)과 라인(1) 사이에 연결된 다이오드-접속형 MOST(P6)에 의해 라인(1)의 전압 레벨을 감소시키고 있음을 예시하고 있다.

전류 싱크들을 형성하는 NMOST들(M1, M2)을 통한 전류 흐름은 기준 회로, 즉, 도 1에 도시된 블럭(BGR)으로부터 그들의 게이트에 인가되는 PTAT 전압(Vref)에 의해 제어된다. 이 기준 회로(BGR)는 칩의 저온 영역과 동일한 주위 온도에서 동작하며, 미국 특허 제 5,563,760 호에 개시된 PTAT 전압원과 유사한 방법으로, 전류 싱크를 이용하여, 절대 온도에 직접 비례(PTAT)하며 저항(R') 양단에 걸리는 정밀 전압을 제어한다. 따라서, 기준 회로(BGR)는 두 개의 에미터(E1, En)를 갖는 바이폴라 트랜지스터(Q')를 포함하되, 에미터(En)의 실효 에미터 면적은 에미터(E1)의 면적의 J배이다(예컨대, 에미터(En)는 에미터(E1)의 구조 및 면적을 제각기 갖는 다수, 즉, J개의 에미터들로 구성될 수 있다. 저이득 바이폴라 트랜지스터의 경우, 에미터 전류 Ie의 수십배(예컨대, 60배)이고, 그에 대한 베이스-에미터 전압 Vbe 는 Ie의 대수 함수이며, 그의 기울기는 온도에 직접 비례한다. 따라서, 상이한 에미터 전류 밀도이지만 고정된 비율로 두 개의 유사-기술의 에미터들(E1, En)을 동작시킴으로써 그들의 Vbe 값들의 차이 dVbe 는 절대 온도에 직접 비례하는 상수이다. 트랜지스터(Q')의 에미터-베이스 접합은 NTC 밴드갭 온도 센서로서 동작하며, 온도 변화에 대해 트랜지스터(Q1)의 에미터-베이스 접합과 동일한 방법으로 응답하는데, 이것은 이들 두 트랜지스터(Q', Q1)가 동일한 바이폴라 트랜지스터 프로세스 기술로 제조되었기 때문이다.

트랜지스터(Q')의 에미터(E1)는 직렬 저항(RM1')을 통해 V_로우라인(2)으로 전류를 싱크시키는 NMOST(M1')에 직접 접속된다. 에미터(En)는 직렬 저항(RM2')에 의해 전류를 싱크시키는 NMOST(M2')에 직렬 저항(R')을 통해 연결된다. 에미터(E1)와 에미터(En)간에 발생하는 전압차 dVbe(PTAT 전압)는 다음과 같은 방법으로 저항(R')을 가로질러 나타난다. 저항(R')은 온도 변화에 대해 동일한 방법으로 응답할 수 있도록 저항들(R1∼R4, RM1, RM2, RM1', RM2')과 동일한 프로세스 기술로 제조된다.

차동 증폭기(A')는 (R'-M2')간 및 (E1-M1')간의 제각기의 연결 노드들로부터 직접 입력을 수신하여, 전압(Vref) 형태로 출력을 제공한다. 차동 증폭기(A')의 출력은 (M1, M2, M1', M2')의 게이트들에 접속되어, 전압(Vref)에 의해 그를 통해 흐르는 전류의 크기를 제어한다. (M1') 및 (M2')로부터 차동 증폭기(A')의 입력단들 (-) 및 (+)로의 궤환은 (R', Q')과의 노드 및 (E1)과의 노드에서의 전압을 동일하게 보장한다. 이것은, 전압차 dVbe(PTAT 전압)가 저항(R')을 가로질러 나타남을 의미한다. 차동 증폭기(A')의 출력 전압(Vref)에 의해 (M1) 및 (M2)의 게이트를 제어함으로써, 브리지의 암들, 즉, (R1, R2)와 (Q1, R3, R4)에 공급되는 전류가 (M1') 및 (M2')를 통한 전류에 비례하도록 보장할 수 있다. 따라서, 저온 지역 요소(R4)의 양단간 전압은 저온 지역 요소(R')의 양단간 전압차 dVbe(PTAT 전압)에 비례한다. 또한, 고온 지역 요소들(R1, R2, R3)이 고온이 아닐때(즉, (R', R4)와 동일하게 저온일 때), 요소들(R1, R2, R3)의 양단간 전압들은 또한 저항(R') 양단간의 전압차 dVbe(PTAT 전압)에 비례한다.

임의의 절대 크기로 축척된 다른 PTAT 전압들이 차동 증폭기(A')의 출력(Vref)을 이용함으로써 발생되어, (저항(R')과 비교해서 저항들(RM1, RM2, R1∼R4)과 유사한 방법으로) 정합형 또는 비례형 저항을 통해 흐르는 전류를 인출하는 다른 정합형 또는 비례형 전류 싱크 또는 전류 원을 ((M1) 및 (M2)와 유사한 방법으로) 제어할 수 있다. 따라서, 전류 싱크 요소들용 제어 전압은 파워 반도체 부품의 다른 회로들에도 또한 분배될 수 있으며, 따라서, 유사한 정합형 또는 비례제어형 전류 싱크 요소들 및 이와 같이 특정 유형의 정합형 또는 비례형 저항을 포함하는 어떤 회로도 다른 크기의 부가의 PTAT 전압을 발생하는데 이용될 수 있다. 회로 블럭(BGR)은 PTAT 기준 회로에 대한 특정의 일실시예를 예시하며, 대안적으로 다른 공지된 형태의 PTAT 기준 회로가 본 발명에 따른 T_절대및 T_변화율결합 회로와 함께 이용될 수 있음은 분명하다.

요소(Q1, R1)의 라인(1)과 요소(Q')의 베이스 라인(1')은 개별적으로 적절한 전위로 세트되어, 차동 증폭기(A') 및 비교기(CP1, CP2)의 제각기의 입력 동작 법위에 정합될 수 있다. 따라서, 트랜지스터(Q')의 베이스는 파워 라인(3)에 직접 접속될 수도 있고, 또는, 증폭기(A')에 더욱 적절한 전압 입력 레벨을 제공하도록 간접적으로(예컨대, 다이오드 접속된 MOST(P6')에 의해) 결합될 수도 있다. 바람직하게, 이들 요소들(M1, M2, M1', M2')은 적절한 크기의 소스 축퇴 저항(RM1, RM2, RM1', RM2')에 의해 라인(2)에 결합되어, 대략 제로의 온도 계수를 갖는 이들 MOST 전류 싱크들을 동작시키므로, 저온 영역(MPWR로부터 먼 영역)에서 이들 요소(Mx, RMx) 네트워크의 실제 위치는 중요하지 않게 된다. 이들 요소(M1, M2, M1', M2')의 기하학적 구조는 요소들(RM1, RM2, RM1', RM2')과 마찬가지로 비례정합된다.

도 1에 도시된 본 발명에 따른 회로의 구체적인 동작 특징들은 다음과 같다.

T_절대부분

본 발명의 온도 센서 회로에서, 저항(R1)은 앞서의 기법을 이용하여 그의 양단간 전압이 PTAT 전압을 갖도록 바이어싱되며, 기준 회로(BGR)내 바이폴라 장치(Q')의 밴드 갭 비례제어된 에미터와 동일한 유형의 바이폴라 트랜지스터로 이루어진 트랜지스터(Q1)는 절대 온도에 따라 감소하는 베이스-에미터 전압 Vbe를 갖는다. 저항(R1)의 크기와 요소들(M1, RM1) 및 (Q1, M2, RM2)의 기하학적 구조는, 저항(R1) 양단간의 PTAT 전압과 트랜지스터(Q1)의 베이스-에미터 전압이 바람직한 절대 트립 온도(trip temperature)(T_절대,예컨대 165℃)에서 동일하게 되도록 선택된다.

T_절대비교기(CP1)는 자신의 입력단 (-) 및 (+)에서 이들 전압을 비교하여, 절대 과잉-온도 조건이 발생됐음을 표시하는 출력 신호 T_절대를 제공한다. 이 출력 신호 T_절대는 파워 장치(MPWR)를 턴 오프시키고 상태 신호를 송출하게 한다. 일단 이러한 변화가 발생하면, T_절대비교기(CP1)는, 그의 상태 신호를 유지하고 온도 센서 회로의 사이클링 또는 헌팅을 방지하기 위해 입력 오프셋으로 하여금 수십 밀리볼트의 히스테리시스를 제공하게 할 수 있다. 과잉 온도 상태 신호는, 요소들(R1, Q1)이 약간, 예컨대, 10℃정도 냉각될 때까지 활성상태로 유지되며, 이와 같이 약간 냉간된 시점에서 제어 로직은 파워 장치(MPWR)를 다시 턴 온시킬 수 있게 된다.

T_변화율에 대한 T_절대의 감소

요소들(R1, Q1) 하단부(즉, 제각기 요소(R2, R3)와의 노드들(5, 6))의 전위들은 바람직한 절대 트립 온도 T_절대에서 동일하도록 구성된다.

요소들(R1, R3) 하단부(즉, 제각기 요소(R2, R4)와의 노드들(5, 7))의 전위들은 어느정도 고온, 예컨대, 200℃까지는 동일하지 않게 된다. 이들 노드(5) 및 노드(7)에서의 불균형은 요소들(R2, R4)에 의해 형성되는 T_변화율브리지의 내장 오프셋(built-in offset)으로서 이용될 수 있다. 이와 같은 불균형이 제로로 감소하는 온도는, 정밀한 절대 온도 요소들(R1, Q1)과 그 위에 정합된 저항(R3)의 저항값 및 PTC 온도 계수의 값에 기초하여, 정규 T_절대트립 포인트에 관하여 잘 정의된다. 따라서, 요소(R3)는 트랜지스터(Q1)의 Vbe 전압에 작은 PTAT 전압을 부가하므로, 트랜지스터(Q1)의 약간의 NTC가 PTC 저항(R3) 양단간의 PTAT 전압으로 보상된다. 따라서, 저항(R3) 하단부의 노드(7)와 저항(R2) 하단부의 노드(8)간의 전압 평형은 노드(6) 및 노드(5)의 평형이 이루어지는 온도보다 높은 온도에서 이루어진다.

T_변화율부분

전류 싱크들 (M1, RM1) 및 (M2, RM2)가 동일하면, 이 때 T_변화율동작은 정합된 저항(R2, R4)의 측면에서 이해될 수 있다. 그러나, 전류 싱크들 (M1, RM1) 및 (M2, RM2)가 비례정합되면(예컨대, M1의 채널 폭이 M2의 채널폭의 3배이고, RM1의 저항기 폭이 RM2의 저항기 폭의 3배이면), 저항(R2, R4)의 기하학적 구조(및 그에 따른 저항 값)는 또한, 저항들(R2, R4)간의 온도 변화율 T_변화율에 차이가 없을 때 그들 양단간에 동일한 전압을 갖게 구성되도록 그들 제각기의 전류 싱크 요소들(M1, RM1) 및 (M2, RM2)에 따라 비례정합된다. 소정의 주어진 절대(고온 지역) 온도에서, 저항(R2, R4) 상부(노드(5, 7))의 불균형 전압은 저항(R2, R4) 양단의 평균 전압으로 나누어지고 저항(R2, R4)의 온도 계수로 나누어져서, 온도 변화율 차이 T_변화율를 결정하며, 이것은 저항(R2, R4)의 하부 노드들(8, 9)을 다시 동일한 전위로 되돌린다. 비교기(CP2)는 이들 두 노드(8, 9)의 두 전압을 비교하여, 이러한 조건이 초과되었는지의 여부를 신호한다. 다시, 온도 변화율 T_변화율이 하강하면, 파워 장치(MPWR)를 자동으로 재개시하게 하는 히스테리시스 궤환이 적용될 수도 있고, 또는, 외부에서 리셋 신호가 수신될 때까지 파워 장치(MPWR)를 오프로 래치시키는 출력이 이용될 수도 있다.

비교기(CP2)가 트립하게 되는 T_변화율값은, 예로서, 도 3에 예시된 바와 같이, 고온 지역 센서에서 실제의 절대 온도 T_절대의 직접 함수이다. 수평의 T_절대축은 요소들(Q1, R1, R2, R3)의 고온 지역에서의 실제 장치 온도(및 요소들에 의해 감지된 실제의 장치 온도)에 대응한다. 수직의 T_변화율축은 고온 지역 요소(R2)(및 Q1, R1, R3)(및 그에 의해 감지된 온도)와 저온 지역 요소(R4)(및 그에 의해 감지된 온도) 사이의 실제 온도 차이에 대응한다. 라인 B는 앞서 설명된 바와 같이 T_절대비교기(CP1)가 트립하는 수평축을 따른 온도를 나타낸다. 이러한 T_절대트립 온도(본 예에서 165℃)는 T_변화율과 무관하다. 라인 A는 T_변화율비교기(CP2)가 트립하는 온도 변화율의 변동을 나타내며, 이것은 T_절대의 함수이다. 따라서, 도 3으로부터 알 수 있는 바와 같이, 비교기(CP2)는 T_절대가 낮을 때(예컨대, 실온, 즉, 25℃)는 더 높은 T_변화율(예컨대, 65℃)에서 트립하고, 고온 지역에서 T_절대가 높을 때(예컨대, 165℃)는 더 낮은 T_변화율(예컨대, 15℃)에서 트립한다. 따라서, 허용가능한 T_변화율은 고온 지역에서의 온도에 의존하며, 절대 고온 센서들(Q1, R1, R2, R3)에 따라 계속해서 조정된다.

다수의 경우에, 동작개시시키기 어려운 부하(예컨대, 정지해 있는 램프 또는 모터)를 스위칭하기 위해서는 파워 장치(MPWR)내로 일시에 큰 전류를 유입시킬 필요가 있다. 도 1 내지 3의 온도 센서 회로는 이러한 전류의 일시 유입을 잘 극복할 수 있으며, 또한 장치를 보호할 수 있다. 도 3으로부터 알 수 있는 바와 같이, 초기에 전반적으로 저온(예컨대, 25℃)인 장치(MPWR)는 동작시에 큰 온도 변화(예컨대, 65℃)를 발생하는 큰 전류가 유입되며, 따라서, T_변화율검출기를 트립시킬 수 있다. 고온 및 저온 센서들(Q1, R1∼R4)을 적절히 위치시킴으로써, 이러한 트립 레벨은 파워 장치의 활성 영역내 깊숙한 위치의 약 200℃의 피크 온도와 같아질 수 있지만, 장치의 활성 영역 주변에서 T_절대평균 온도가, 예컨대, 165℃를 초과하는 경우 T_절대회로가 트립하게 되어, 파워 장치(MPWR) 및 로직 회로를 절대 손상시키거나 오동작시키지 않는다. 이와 같이, 큰 전류 유입이 개시 조건(낮은 T_절대)으로부터 조정될 수 있다. 이러한 트립 레벨을 발생하는 큰 전류 유입은 T_절대만을 감지하는 종래의 회로를 트립시키게 되는 것보다 작은데, 그 이유는, 이러한 종래의 회로에서 파워 장치 영역에서의 피크 온도는, 주변의 또는 매립된 "고온" 센서들이 165℃의 트립 포인트에 도달하기 전에 200℃를 훨씬 초과할 수 있기 때문이다. 따라서, 종래 기술에서와 같이 T_절대만 이용한 접근방법의 경우, 파워 장치(MPWR)에 너무 많은 열 에너지가 축적되어, 파워 장치 자체는 손상되지 않더라도 파워 장치 영역으로부터 이 파워 장치의 제어 영역내의 로직 회로들로의 측면 열 확산으로 인해 이들 회로들이 오동작하거나 손상될 수 있다.

T_절대트립 포인트에 보다 근접한 고온에서 회로는 더 낮은 T_변화율값에서 트립하므로, 과도한 피크 온도가 파워 장치 영역에 발생하지 않게 보장할 수 있다. 장치 칩의 두께 t(도 2 참조)는, 열이 두께 t를 가로질러 칩 지지판을 향해 수직으로 흘러서 실질적으로 싱크되기 전에, 파워 장치 영역으로부터 주위 회로를 향해 측방향으로 흐르는 정도에 영향을 준다. 대표적으로, 저온 지역 요소(R4)는 두께 t에 필적하는 거리 d2(파워 장치의 활성 영역으로부터의 거리)에 위치한다. 고온 지역 요소들(Q1, R1, R2, R3)은, 예컨대, t/5와 t/4 사이인 훨씬 근접한 거리 d1에 위치한다. 칩의 두께 t에 따라 고온 센서 및 저온 센서를 측면으로 적절히 위치시킴으로써, 파워 장치 활성 영역내에서, 예컨대, 200℃의 추정되는 안전한 피크 온도 한계를 실질적으로 갖도록 장치를 구성할 수 있다. 대표적으로, 수직 파워 MOSFER 또는 IGBT 형태의 파워 장치(MPWR)의 경우에 두께 t는 약 0.25㎜이다. 파워 MOSFET 또는 IGBT는, 예컨대, 수만개의 병렬 셀들로 구성되는, 예컨대, 10㎟의 열발생 활성 표면을 가질 수 있다. 센서들(Q1, R1∼R3)에 대한 고온 지역들은 (MPWR)의 활성 표면 영역의 주변으로부터, 예컨대, 약 50㎛의 거리 d1에 있을 수 있다. 요소(R4)에 대한 저온 지역은, 예컨대, 약 200㎛ 더 먼 거리 d2에 있을 수 있다. (M1), (M2), (RM1), (RM2), (Q'), (R'), (M1'), (M2') 등과 같은 다른 회로 구성요소들은 파워 장치(MPWR) 활성 표면에 대해 요소(R4)보다 더 가까이에 위치되지 않는다.

따라서, 각종 저항기들의 저항 값은 상이한 암들을 통한 전류 레벨에 따라 다음과 같이 선택된다. PTC 저항(R1)의 값은 T_절대트립 온도에서 노드(5)의 전압 강하가 NTC(Q1)의 노드(6)의 전압 강화와 균형을 이루도록 선택된다. 저항(R2) 및 저항(R4)의 저항값은 저항(R2) 및 저항(R4)이 동일한 온도에 있을 때 그들을 가로질러 동일한 전압 강하가 발생하도록 선택될 수 있다(따라서, 저항(R2) 및 저항(R4)를 통해 동일한 전류가 흐를 경우 R2=R4이고, 저항(R2)을 통해 흐르는 전류가 저항(R4)을 통해 흐르는 전류의 세배일 경우 R2=⅓R4임). 작은 PTC 저항(R3)은 T_변화율브리지의 내장 오프셋을 제공하는 전압 강하를 제공하기에 충분히 작은 저항값을 갖는다. 요소들(Q1, R1∼R4)로 이루어지는 브리지의 특정 실시예에서, 전류 싱크 MOST들(M1, M2) 및 그들의 소스 저항들(RM1, RM2)의 기하학적 구조는 전류원(M1)을 통해 흐르는 전류(3I)가 전류원(M2)을 통해 흐르는 전류(I)의 세배가 되도록 비례 정합될 수 있으며, 본 특정 실시예에서, 저항기들(R1∼R4)은 실온에서 다음과 같은 저항 값, 즉, R1=9㏀, R2=30㏀, R3=6㏀, R4=90㏀을 가질 수 있으며, 소스 저항들(RM1, RM2)은 제각기 15㏀ 및 45㏀을 가질 수 있다. 저항(R')의 저항값은, 예컨대, 14:1의 트랜지스터(Q')에 대한 에미터 비율의 경우, 예컨대, 7㏀일 수 있다.

또한, 본 발명에 따른 도 1 회로의 변형예에서는, 저항(R4)과 트랜지스터(Q1) 사이에 저항(R3)이 없고, 따라서, 고온 지역 센서(Q1)은 저온 지역 센서(R4)에 직접 연결되며, 비교기(CP1)의 (+) 입력은 트랜지스터(Q1) 및 저항(R4)의 공통 노드(6,7)로부터 얻어진다. 이 경우, 작은 값 저항(R3)의 부재를 보상할 수 있도록 저항(R4)의 값은 저항(R2)의 값보다 약간 더 크게 책정된다. 이와 같이 하므로써 성능상 약간의 절충이 이루어지며, 이것은 몇몇 상황에서 허용가능하다.

도 5는 비교기(CP1) 및/또는 비교기(CP2), 즉, 도 1의 T_절대회로 및 T_변화율회로중 하나 또는 이들 둘로서 사용하기에 적절한 비교기 회로의 일실시예를 예시한다. 이 비교기는, 도 1의 온도 센서 회로가 헌팅 또는 사이클링하는 것을 방지하기 위해 그의 T_절대또는 T_변화율출력으로부터의 히스테리시스 궤환을 포함한다. 도 5의 회로에서는 이러한 히스테리시스 궤환이 (비교기 출력과 직렬 접속된 슈미트 트리거(SMT)를 통해) 비교기의 쉬프트 입력단(N_쉬프트)으로 이루어져서 소자(MC3)의 콘덕턴스를 증가시킨다. 도 5의 회로에서, 요소들(MC4, MC5, MC7, MC8, MC10, MC12)은 n채널 인핸스먼트 MOST이고, 요소들(MC1a, MC1b, MC2a, MC2b, MC3, MC6, MC9, MC11)은 p채널 인핸스먼트 MOST이다. 이하의 설명에서는, 트랜지스터들을 "+" 기호를 사용하여 기능적으로 함께 그룹화하며, 그들의 회로 기능을 나타내는 적절한 용어를 이용하여 명명한다. 전압 공급 라인 '1",3'의 포지티브 전위는 파워 라인(3) 또는 적절히 낮은 전위의 전압 라인(1")의 포지티브 전위일 수 있다(도 1의 라인들(1, 1')에 대하여는 이미 설명되었음).

도 5에 도시된 비교기의 동작은 우선 요소들(MC1a/b, MC2a/b)의 효과를 무시(즉, 요소들(MC1a/b, MC2a/b)이 없는 것처럼 또는 요소들(MC1a/b, MC2a/b)이 비도전형 상태인 것으로 간주))함으로써 가장 잘 이해될 수 있다. 병렬 쌍(MC5+MC8)은 공통-소스 비교기 쌍(MC4+MC7)에 대한 정지 전류(a quiescent current)를 싱크시키며, 또한 비교기 쌍(MC4+MC7)은 미러 쌍(MC3+MC6)으로부터 전류를 인출한다. 따라서, 이들 요소들(MC5, MC8, MC4, MC7, MC3, MC6)은 전통적인 차동 증폭기의 코어(core)를 형성한다. 인버터는 요소(MC9)와 요소(MC10)로 이루어지며, 또 다른 인버터는 요소(MC11)와 요소(MC12)로 이루어진다. 미러 쌍(MC3+MC6)에 대한 요소(MC9)의 상대적 구조 및 병렬 쌍(MC5+MC8)에 대한 요소(MC10)의 상대적 구조로 인해 요소(MC9)의 한계치는 미러 쌍(MC3+MC6)의 한계치에 정합되며, 따라서, 미러 쌍(MC3+MC6) 및 비교기 입력 쌍(MC4+MC7)은 인버터를 그의 활성 스위칭 영역에서 바이어스시킬 수 있도록 동일한 전위에서 입력들 (+) 및 (-)와 정확히 평형되어야 한다. 마찬가지로, 요소(MC11)의 한계치는 상기한 요소(MC9)의 한계치에 정합된다. 인버터(MC9+MC10)는 전통적인 차동 증폭기 코어로부터 단일의 최종 출력을 획득하는 전통적인 방법이다. 인버터(MC11+MC12)는, 요소들(MC3, MC6)의 한계치들에 비해 후속하는 버퍼(슈미트 트리거(SMT))의 한계치 부정합이 입력단에서 오프셋 에러를 거의 야기하지 않게 하는 충분한 이득을 부가한다. 예를 들어, 차동 증폭기 코어(MC3∼MC8)는, 예컨대, 100의 차동 이득을 가질 수 있고, 제 1 및 제 2 인버터는 각기, 예컨대, 10의 이득을 가질 수 있다. 따라서, 슈미트 트리거(SMT)의 입력 히스테리시스 및 한계치 부정합 전압은 선행하는 인버터들에 비해 단지 10000분의 1 정도 크기의 입력 오프셋 전압을 야기하며, 예를 들어, 1V의 부정합은 (+) 및 (-) 입력단에서 100gV 오프셋과 동등하게 된다.

이와 같이, 요소들(MC1a/b, MC2a/b)을 무시하면, 회로는 단순히 아주 작은 입력 히스테리시스를 갖는 정밀한 저 오프셋 비교기로 기능한다.

(+) 입력단이 (-) 입력단보다 훨씬 더 높은 전위인 경우에, 출력(T_절대/T_변화율)은 포지티브 파워 라인에 있게 되고, 따라서, PMOST들(MC2a, MC2b)은 오프된다. 이러한 조건에서, PMOST들(MC1a, MC1b)은 미러(MC3+MC8)에 전혀 영향을 줄 수 없다. 이들 두 입력단 (+) 및 (-)이 서로 더 근사하게 구동되면, 전체적인 회로 상태는, 입력들이 매우 유사해서 인버터들(MC9+MC10, MC11+MC12)이 그들의 활성 스위칭 영역으로 들어가게 될 때까지 동일하게 유지된다. 이 상태에서 전체 비교기의 입력 오프셋은 매우 작다.

그러나, 일단 입력들이 서로 지나쳐서, (+) 입력단이 (-) 입력단보다 더 높은 전위에 있는 것으로 간주되면, 슈미트 트리거(SMT)의 입력 및 출력은 네가티브 V_로우라인(2)으로 스윙하게 되고, PMOST들(MC2a, MC2b)은 도전된다. 이제 요소들(MC1a, MCab)의 효과를 고려해보자. 이들 요소(MC1a, MC1b)의 게이트 및 소스는 미러 쌍(MC3+MC6)의 게이트 및 소스에 직접 접속된다. 요소들(MC2a, MC2b)이 온 상태에 있을 때, 요소들(MC1a, MC1b)의 드레인은 또한 미러 쌍(MC3+MC6)의 요소(MC3)의 드레인과 사실상 병렬로 접속된다. 따라서, 미러 쌍(MC3, MC6)의 미러 비율은 더 이상 1:1이 아니지만, 예컨대, 2:1이되어, 비교기 코어 정지 전류의 ⅔가 요소(MC3)에 흐르고 ⅓이 요소(MC6) 측에 흐를 수 있다. 이제 이들 불균형 전류는 차동 증폭기의 입력 MOST들(MC4+MC7)의 제각기의 한계치들을 결정하므로, 요소(MC7)의 한계치는 이제 전류의 비율 및 그들의 이득에 따른 양만큼, 예컨대, 30㎷만큼 요소(MC4)의 한계치보다 낮다. 따라서, 일단 입력들이 서로를 지나치면, 도 5의 히스테리시스 궤환 루프를 실행시키도록 비교기의 입력 오프셋은 크며, 요소들(MC1, MCb)은 한 상태에서 온되고 다른 상태에서 오프된다. 직접 결합이 아니라, 슈미트 트리거(SMT)를 통한 궤환 결합의 장점은, 평형 상태에 접근하고 있을 때, 요소들(MC2a, MC2b)가 점차적으로 턴온되는 일 전혀 없이(이 때 약간의 오프셋을 발생할 수 있음), 대신에, 슈미트 트리거(SMT)가 자신의 출력 상태를 변화시킬 때까지 완전히 턴오프된 채로 유지됨을 보장할 수 있다는 것이다.

도 4의 (a) ∼ (e)는, 도 1 및 도 5의 회로들에서 이용될 수 있는 회로 구성요소들이 미국 특허 제 4,929,884 호에서와 유사한 방법으로 공지된 DMOS 기술을 이용하여 파워 MOSFET 또는 IGBT 장치(MPWR)와 일체화될 수 있는 방법을 (반도체 몸체(100)의 다양한 부분들의 횡단면도를 도시함으로써) 예시한다.

통상의 DMOS 기술을 이용하여 n채널 인핸스먼트 모드 유형의 파워 MOSFET 또는 IGBT를 형성하기 위한 특정 실시예가 예시된다. 이 경우, 반도체 몸체(100)는 비교적 낮게 도핑된 n형 실리콘 에피택셜층(100b)(N-)을 포함하는데, 이 에피택셜층은 MOSFET 또는 IGBT 장치의 드레인 드리프트 영역을 형성하며, 비교적 높게 도핑된 n형(MOSFET의 경우) 또는 p형(IGBT의 경우)의 단결정 실리콘 기판(100a)상에 마련된다. 도 4의 (a)에는 장치(MPWR)의 하나의 소스 셀이 도시된다.

이 소스 셀은 공지된 유형으로서, 반도체 몸체 영역(100b)의 하나의 주표면에 인접하여 강도핑된 n형(n+) 소스 영역(17)을 포함하는 p형 트랜지스터 몸체 영역(14)을 포함한다. 영역(17)과 영역(100b) 사이의 영역(14)의 약도핑된(P) 부분(14b)에는 파워 MOSFET 또는 IGBT 장치의 절연 게이트(18) 아래에 도전 채널 영역이 형성된다. 이 게이트(18)는 도핑된 다결정 실리콘층('PS'로 명명됨)일수 있다. 도시된 바와 같이, 셀의 P형 몸체 영역(14)은 또한 기생 바이폴라 작용을 방지하기 위해 파워 장치의 소스/캐소드 전극(S)에 단락되는 중앙의 강도핑된(P+) 보조 영역(14a)을 갖는다. 이 소스/캐소드 전극(S) 및 게이트 전극(G)(도시되지 않음)은 절연층(30)의 상부에 제공된 금속(m)으로 형성되며, 적절한 컨택트 홀을 통해 N+ 소스 영역(17) 및 절연 게이트(18)에 제각기 접촉된다. 드레인/애노드 전극(D)은 반도체 몸체(100)의 다른 주표면상에 제공된다.

도 4의 (b)는 DMOS 기술을 이용하여 제조될 수 있는 인핸스먼트 모드 p채널 MOST, 예컨대, 도 1의 요소들(P6, P6')과 도 5의 요소들(MC1∼MC3, MC6, MC9, MC11)에 대한 가능한 구조의 예를 도시한다. MOST는, 파워 트랜지스터 몸체 부분들(14a, 14b)에 대해 약도핑(P) 및 강도핑(P+) p형 도핑 단계들에서 N-영역(100b)의 면적을 도핑함으로써 형성된 p 도전형 소스 및 드레인 영역들(40, 41)(P+ 접촉 영역을 갖는 P)을 갖는다. 폴리실리콘으로 된 게이트(PS)는 파워 트랜지스터의 게이트(18)와 동일한 프로세스 단계들에서 형성된다. 금속 패턴(m)의 부분들은 트랜지스터의 소스, 게이트 및 드레인 접속부들을 형성한다.

도 4의 (c)는 이러한 DMOS 기술을 이용하여 제조될 수 있는 인핸스먼트 모드 n채널 MOST, 예컨대, 도 5의 MOST들(MC5, MC8, ...) 등에 대해 가능한 구조의 예를 도시한다. 이 MOST는 파워 트랜지스터 몸체 부분(14b)에 대한 약도핑 p형 도핑 단계에서 N-영역(100b)의 부분에 형성된 p형 웰(P)에 제공된다. 이러한 P형 웰(P)에서, n형 소스 및 드레인 영역들(N+ 접촉 영역들을 갖는 N)은 파워 트랜지스터 소스 영역(17)에 대한 추가의 약도핑(N) n형 도핑 단계 및 강도핑(N+) n형 도핑 단계에서 도핑함으로써 형성된다. 폴리실리콘으로 된 게이트(PS)는 파워 트랜지스터의 게이트(18)와 동일한 프로세스 단계들에서 형성된다.

도 4의 (d)는 이러한 DMOS 기술을 이용하여 제조될 수 있는 p-n-p 바이폴라 트랜지스터, 예컨대, 도 1의 트랜지스터(Q1, Q')에 대해 가능한 구조의 예를 도시한다. N-영역(100b)의 부분에는 N+ 접촉 영역과 함께 트랜지스터의 컬렉터 영역이 형성된다. 베이스 영역(b)은 파워 트랜지스터 몸체 부분(14a)에 대한 강도핑(P+) p형 도핑 단계에서 N-영역(100b)의 부분에 형성된다. 이러한 강도핑(P+) p형 베이스 영역(b)에서, n형 에미터 영역(e)은 파워 트랜지스터 소스 영역(17)에 대한 강도핑(N+) n형 도핑 단계에서 도핑함으로써 형성된다.

도 4의 (e)는 이러한 DMOS 기술을 이용하여 제조될 수 있는, 도 1 회로의 PTC 저항들(R1, R2, ...) 등에 대해 가능한 구조의 예를 예시한다. 본 특정 실시에에서, 저항은 파워 트랜지스터 몸체 부분(100b)에 대한 약도핑 p형 도핑 단계에서 N-영역(100b)의 부분을 도핑함으로써 형성된 저항 영역(25')(P)을 가지며, 접촉 영역들(P+)은 강도핑 파워 트랜지스터 몸체 부분(14a)과 동일한 프로세스 단계들에서 형성되고, 금속 접속물들(m)에 의해 접촉된다. 저항은 파워 트랜지스터 (MPWR)의 게이트 유전체상의 파워 트랜지스터 게이트(18)와 동일한 프로세스 단계들에서 저항 영역(25')상의 유전막상의 도핑된 폴리실리콘(PS)으로 형성된 상부 플레이트(50)를 포함할 수 있다. 이 플레이트(50)는 그의 금속 접속물(m)에 의해 저항의 최대 네가티브 접촉부에 접속되어 정전기 스크린으로서 동작한다. 그러나, 이 저항 영역(25')은 파워 트랜지스터 몸체 부분(14a)에 대한 강도핑(P+) p형 도핑 단계에서 N-영역(100b)의 부분을 도핑함으로써 형성될 수도 있다. 대안적으로, p형 도핑을 사용하는 대신에, 예컨대, 소스 영역(17)을 제공하는데 이용된 N+ 도핑 단계를 이용하여 n형 도전형으로 저항 영역을 형성할 수도 있다. 이들 n형 저항 영역들은 파워 트랜지스터 몸체 부분(14b)의 약도핑(P) p형 도핑 단계를 이용하여 형성된 p형 웰내에 형성될 수 있다. 이와 같이, 본 발명에 따른 회로내의 저항들은 n형 저항 영역들로서 형성될 수도 있다. 더욱이, 반도체 몸체 부분(100b)내 도핑된 저항 영역(25') 대신에, 이들 모든 PTC 저항들을 대안적으로 소위 박막 저항으로 알려진 방법으로 반도체 몸체 부분(100b)상의 절연층 상부에 침착된 도핑된 다결정 막으로부터 형성할 수도 있다.

도 4의 (a)가 반도체 몸체(100)의 주표면을 따라 유도된 채널 및 게이트(18)에 대한 평면적인 셀의 기하학적 구조를 예시하였지만, MOSFET 및 IGBT에 대해, 반도체 몸체 부분(100b)내의 이웃하는 셀들 사이에서 반도체 몸체(100)의 주표면의 트렌치(a trench)에 절연 게이트(18)가 제공되는 소위 "트렌치형 게이트(trench-gate)" 구조의 다양한 공지된 형태가 이용될 수도 있다. 이 경우, 채널(트랜지스터 몸체 영역(14b)에 형성됨)은 트렌치의 측벽을 따라 수직으로 연장한다. 도 1의 온도 센서 회로( 및 본 발명에 따른 다른 실시예)가 도 4의 (a)에 예시된 평면적 구조 또는, 예컨대, 트렌치형 게이트 구조의 파워 반도체 장치(MPWR)와 일체화될 수 있음은 명백하다.

도 1의 실시예에서, T_절대및 T_변화율회로들의 고온 지역 온도 감지 요소들을 함께 결합하는 회로 접속은 T_절대및 T_변화율회로들의 비교기 입력단에서 이루어진다. 따라서, 본 바람직한 실시예에서, T_변화율회로의 고온 지역 온도 감지 요소들은, T_변화율회로의 비교기 입력단에서 감지된 온도 변화율 T_변화율한계치를 고온 지역에서의 장치 온도의 함수로서 감소하도록 T_절대회로의 고온 지역 온도 감지 요소들(Q1, R1∼R3)을 사실상 포함한다. 그러나, T_절대및 T_변화율회로들의 고온 지역 온도 감지 요소들을 함께 결합하여 요구된 감쇠를 제공하기 위한 회로 접속은 T_절대및 T_변화율양회로들의 비교기 입력단에서가 아니라 적어도 T_절대감지 회로의 출력단에서 이루어질 수도 있다. 이와 같이, 변형된 유형의 본 발명에 따른 파워 반도체 부품의 온도 센서 회로는 별도의 T_절대및 T_변화율회로들을 포함하며(즉, T_절대회로의 온도 감지 요소들이 T_변화율회로의 온도 감지 요소들에 직접 접속되지 않음), 따라서, 도 1의 회로보다 더 많은 온도 감지 요소들 및 더 큰 레이아웃 면적을 요구한다는 점에서 덜 유리하다.

이와 같이 변형된 유형의 회로의 한가지 형태에서, T_절대감지 회로의 출력을 별도의 T_변화율회로의 비교기(CP2)의 입력단에 공급하여 이 비교기(CP2)의 입력단을 통해 필요한 T_변화율한계치 감소를 제공할 수도 있다. 이러한 변형된 유형의 회로의 다른 형태에서, 별도의 T_절대및 T_변화율회로들로 이루어진 T_절대감지 회로 및 T_변화율비교기(CP2)의 별도의 출력들을 합산 회로에 공급(가능하다면 그들의 상대적인 신호 레벨을 조정하기 위해 제각기의 증폭기 회로를 통해 공급)하여 합산 회로의 출력단에서 요구된 T_변화율한계치의 감소를 제공할 수도 있다.

지금까지 본 발명의 실시예들은, 파워 반도체 장치(MPWR) 및 온도 센서 회로에 전압 공급 라인(3)으로부터 파워가 공급되는 하이 사이드 스위치(a High Side Switch;HSS)에 대해 설명되었다. 그러나, 이와 동일하게, 본 발명에 따른 결합된 T_절대및 T_변화율회로 원리들은, 파워 장치(MPWR)가 부하의 접지측에 위치되는 로우 사이드 스위치(a Low Side Switch;LSS)에서도 이용될 수 있다.

따라서, 요약하면, 본 발명은 본 명세서에 설명되고 도면에 예시된 하나 이상의 신규한 특징들을 갖는 파워 반도체 장치 및/또는 온도 센서 회로를 제공한다.

이상의 개시내용으로부터, 당분야에 숙련된 자라면 다른 수정 및 변경이 가능함은 명백하다. 이러한 변형 및 수정은 본 명세서에 이미 개시된 특징들 대신에 및/또는 그에 부가하여 이용될 수 있는, 당 분야에 이미 공지된 다른 특징들 및 등가의 특징들을 포함할 수 있다. 본 명세서에서는 특징들의 특정 조합에 대해 청구범위가 작성되었지만, 본 발명의 개시 범주는, 그것이 현재 청구된 청구범위와 동일한 발명에 관련되는냐의 여부 및 본 발명에서와 동일한 기술적 문제점들중 어느 하나 또는 모두를 해소하였느냐의 여부에 관계없이, 어느 하나 또는 모든 신규의 특징을 포함하거나 본 명세서에 명백하게 또는 암시적으로 개시된 특징들의 임의의 신규 조합 및 그의 일반화를 포함한다. 본 출원인은 본 출원의 계류중에 이러한 특징들 및/또는 이러한 특징들의 조합 또는 그로부터 도출되는 어떤 다른 응용에 대해 새로운 청구항이 작성될 수 있음을 여기서 밝혀두는 바이다.

Claims

온도 센서 회로를 구비한 파워 반도체 장치를 포함하는 파워 반도체 부품에 있어서,

상기 온도 센서 회로는

제 1 비교기 회로내의 고온 지역 온도 감지 요소들과,

제 2 비교기 회로내의 고온 지역 및 저온 지역 온도 감지 요소들

을 포함하되,

상기 고온 지역 온도 감지 요소들은 상기 파워 반도체 장치의 열 발생 활성 영역 근방에 위치되고, 상기 저온 지역 온도 감지 요소들은 상기 열발생 활성 영역으로부터 더 먼 곳에 위치되며, 상기 제 1 비교기 회로의 상기 고온 지역 온도 감지 요소들은 상기 열 발생 활성 영역 근방의 장치 온도를 표시하기 위해 상이한 온도 계수들을 갖고, 상기 고온 지역 및 저온 지역 온도 감지 요소들을 모두 갖는 상기 제 2 비교기 회로는, 온도 변화율 한계치가 상기 열발생 활성 영역 근방의 고온 지역과 상기 열발생 활성 영역으로부터 더 먼 저온 지역 사이에서 발생했을 때를 표시하도록 동작하며, 상기 제 1 비교기 회로와 상기 제 2 비교기 회로간의 회로 접속(a circuit connection)에 의해 상기 제 1 비교기 회로와 상기 제 2 비교기 회로들의 상기 고온 지역 온도 감지 요소들을 함께 결합함으로써, 상기 제 2 비교기 회로에 의해 표시되는 온도 변화율 한계치를 고온 지역에서의 상기 장치 온도의 감소 함수가 되게 하는 파워 반도체 부품.
제 1 항에 있어서,

상기 제 1 비교기 회로내의 상이한 온도 계수들을 갖는 상기 고온 지역 온도 감지 요소들은 서로 반대되는, 즉, 포지티브 및 네가티브의 온도 계수들을 갖는 파워 반도체 부품.
제 1 항 또는 제 2 항에 있어서,

상기 제 1 및 제 2 비교기 회로들의 상기 온도 감지 요소들은 제 1 및 제 2 병렬 암들에 직렬로 배치되는 파워 반도체 부품.
제 3 항에 있어서,

상기 제 1 및 제 2 암들은 상기 제 1 및 제 2 비교기 회로들에 대해 브리지 구조를 형성하며, 절대 온도 비례(proportional-to-absolute-temperature;PTAT) 전압에 의해 제어되는 전류원에 의해 공급되는 파워 반도체 부품.
제 3 항 또는 제 4 항에 있어서,

상기 제 1 암은 상기 제 2 비교기 회로의 제 1 고온 지역 온도 감지 요소에 의해 바이어스되는 상기 제 1 비교기 회로의 제 1 고온 지역 온도 감지 요소를 포함하며, 상기 제 2 암은 상기 제 2 비교기 회로의 저온 지역 온도 감지 요소에 의해 바이어스되는 상기 제 1 비교기 회로의 제 2 고온 지역 온도 감지 요소를 포함하는 파워 반도체 부품.
제 5 항에 있어서,

상기 제 1 비교기 회로의 비교기 입력들은 상기 제 1 및 제 2 비교기 회로들의 상기 제 1 고온 지역 온도 감지 요소들간의 노드와, 상기 제 2 비교기 회로의 상기 저온 지역 온도 감지 요소와 상기 제 1 비교기 회로의 상기 제 2 고온 지역 온도 감지 요소간의 노드로부터 얻어지며, 상기 제 2 비교기 회로의 비교기 입력들은 상기 제 2 비교기 회로의 상기 제 1 고온 지역 온도 감지 요소 및 상기 저온 지역 온도 감지 요소와, 그들의 제각기의 PTAT 전류원들간의 노드들로부터 얻어지는 파워 반도체 부품.
제 5 항에 있어서,

상기 제 1 비교기 회로의 상기 제 2 고온 지역 온도 감지 요소는 상기 제 2 비교기 회로의 상기 저온 지역 온도 감지 요소와 직렬접속된 상기 제 2 비교기 회로의 제 2 고온 지역 온도 감지 요소를 통해 바이어스되고, 상기 제 1 비교기 회로의 비교기 입력들은 상기 제 1 및 제 2 비교기 회로들의 상기 제 1 고온 지역 온도 감지 요소들간의 노드 및, 상기 제 1 비교기 회로의 상기 제 2 고온 지역 온도 감지 요소와 상기 제 2 비교기 회로의 상기 제 2 고온 지역 온도 감지 요소간의 노드로부터 얻어지며, 상기 제 2 비교기 회로의 비교기 입력들은 상기 제 2 비교기 회로의 상기 제 1 고온 지역 온도 감지 요소 및 상기 저온 지역 온도 감지 요소와 그들의 제각기의 PTAT 전류원들간의 노드들로부터 얻어지는 파워 반도체 부품.
제 1 항에 있어서,

상기 제 1 비교기 회로의 상기 비교기에는 상기 온도 센서 회로의 헌팅 또는 사이클링을 방지하도록 히스테리시스 궤환이 제공되는 파워 반도체 부품.
제 8 항에 있어서,

상기 제 2 비교기 회로의 비교기에는 상기 온도 센서 회로의 헌팅 또는 사이클링을 방지하도록 히스테리시스 궤환이 제공되는 파워 반도체 부품.