KR20000064647A - 반도체 디바이스 - Google Patents

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KR20000064647A
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존 알 커터
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

MOSFET 또는 다른 고전압 디바이스에 있어서, 환형 채널 스토퍼(4)는 디바이스 지역(15)이 디바이스의 적어도 하나의 동작 모드에서 높은 역 바이어스에서 동작가능한 p-n 접합부(5)를 형성하는 몸체 부분(11)의 바깥 주변부(14) 주위로 확장한다. 몸체 부분(11) 위쪽의 절연층(24)상의 필드 플레이트 구조(34, 34a, 34b, 34c)는 바깥 주변부(14)로 확장하여, 디플리션층이 역 바이어스된 p-n 접합부(5)에서부터 바깥 주변부로 확산(spread)되도록 한다. 채널 스토퍼(4)는 상이한 도핑 농도 및/또는 지역 폭 및/또는 공간을 구비하여 몸체 부분(11)에 균일하지 않은 도핑 프로파일이 제공되도록 하는 동심형으로 도핑된 스토퍼 지역(41 내지 44)을 포함하며, 전술한 도핑은 필드 플레이트 구조(34, 34a, 34b, 34c) 아래에서 바깥 주변부(14) 쪽의 거리를 따라 증가하여 필드 플레이트 구조(34, 34a, 34b, 34c) 아래의 디플리션층의 확산이 점진적으로 늦추어지도록 한다. 디바이스 지역(15) 및/또는 필드 지역(35)에 접속된 전술한 필드 플레이트 구조(34, 34a, 34b, 34c)는 채널 스토퍼(4)에 접속된 소정의 필드 플레이트가 복잡하게 되지 않도록 하면서 디바이스 지역(15)과 바깥 주변부(14) 근처의 도핑된 채널 스토퍼 지역(41) 사이에 전체 몸체 부분(11) 위쪽의 측면으로 확장할 수 있다.

Description

반도체 디바이스
미국 특허 명세서 제 US-A-4,707,719 호(본 출원인의 참조 번호 제 PHB 33126 호)에는 반도체 몸체의 주 표면에 인접한 하나의 전도성 유형의 몸체 부분과, 상기 주 표면에 인접하고, 상기 주 표면에서 종결되는 역 바이어스 p-n 접합을 상기 몸체 부분과 함께 형성하는 상반된 전도성 유형의 디바이스 지역과, 바깥 주변부 근처 주위로 확장하는 환형 채널 스토퍼(annular channel stopper)가 구비된 반도체 몸체를 포함하고, 상기 몸체 부분이 상기 디바이스 지역에서부터 상기 몸체 부분의 바깥 주변부로 확장하는 반도체 디바이스가 개시되어 있다. US-A-4,707,719 호에 개시된 환형 채널 스토퍼는 몸체(10)의 상부 주 표면에 인접한 몸체 부분(12)에 제공되고 전도성 유형 결정 도핑 농도가 몸체 부분(12)의 것보다 높은 하나의 전도성 유형의 단일 도핑 스토퍼 영역(14)으로 구성된다. US-A-4,707,719 호의 전체적인 내용은 본 명세서에서 참조로 인용된다.
US-A-4,707,719 호에 개시된 바와 같이 기본 디바이스 구조는 여러 반도체 디바이스의 유형, 예를 들어, 파워 정류기 다이오드, MOSFET, 바이폴라 트랜지스터 또는 사이리스터에 대해 사용될 수 있다. p-n 접합부(20)는 디바이스의 "오프" 상태시 전압이 저지되도록 역 바이어스된다. 상기 주 표면에서 종결되기 위해, p-n 접합부(20)는 표면 쪽으로 휘어지며, 그 결과 전계가 증가하고 전압이 감소함에 따라 디바이스가 플레인(휘어지지 않은) p-n 접합부에서 획득된 것보다 잘 견딜 수 있다. 몇몇 주변 경계 치수는 휘어진 p-n 접합부(20) 주위에서 디바이스가 먼저 제조될 때 최대가능한 저지 전압(소위 "예정 시각 전압"(zero-hour voltage))을 획득하여 디바이스의 가용 시간(working life) 동안 전술한 전압을 유지하는 것이 필요하다. p-n 접합부(20)의 디플리션층(depletion layer)(30)이 몸체 부분(12)의 표면을 따라 확산되도록 주변 경계 치수를 적절하게 설계하여 p-n 접합부(20)의 곡선의 유효 반경을 증가시키면 저지 전압이 증가된다. 이상적으로, 주변 경계는 반도체 몸체의 최소가능한 영역을 점유하고, 플레인 항복 전압이 디바이스의 가용 시간을 통해 안정해질만큼 제공되고, 제조시 비용이 가능한 적게 소요되도록 설계되어야 한다.
US-A-4,707,719 호에 개시된 주변 경계 치수 방안은 하나의 전도성 유형의 채널 스토퍼 지역(14)과 상반된 전도성 유형의 디바이스 지역 사이에서 전체 반도체 몸체 표면 위쪽의 절연층(18)상에 저항 상부층(28)을 제공하는 것을 포함한다. 이러한 저항 상부층(28)은 디플리션층이 역 바이어스된 p-n 접합부(20)에서부터 바깥 주변부 쪽으로 확산되도록 하기 위해 필드 플레이트(field plate)로서 작용한다. 상반된 전도성 유형의 적어도 하나의 필드 지역(1-6)은 환형 채널 스토퍼 지역(14)과 디바이스 지역(11) 사이에 또한 제공되고, 디바이스 지역(11)을 에워싸며, 상기 주 표면에서 종결되는 p-n 접합부(21-26)를 하나의 전도성 유형의 몸체 부분(12)과 함께 형성한다. 또한, 필드 지역(1-6)은 몸체 부분의 디플리션층(30)의 확산을 제어한다.
절연층(18)상의 저항 상부층(28)은 외부 변화로부터 하부 몸체 표면을 전기적으로 차폐(screen)시키고, 오염된 이온이 예를 들어, 반도체 몸체(10) 주변의 플라스틱 캡슐로부터 주변 경계로 확산되지 않도록 하는 유효 수단을 또한 제공한다. 치수(18, 28)가 존재하지 않으면, 이들 외부 변동 및 오염된 이온은 주변 경계 영역의 내부 필드를 바람직하지 않게 변경할 수 있으므로, 가용 시간 동안 디바이스의 저지 전압 특성이 변경될 수 있다. US-A-4,707,719 호에 개시된 주변 경계 치수(1-6, 14, 18, 28)는 매우 효과적인데, 그 이유는 이들 치수가 전체 몸체 표면을 디바이스 지역에서부터 바깥 주변부까지 차폐하고, 반도체 몸체 표면을 따라 전위 변동이 저항 상부층의 것과 부합되기 때문이다. 그러나, 이들 치수는 반도체 몸체의 큰 주변 영역을 상당히 점유할 수 있다. 또한, 누설 전류가 저지 p-n 접합부(20)을 가로질러 저항 상부층(28)을 통과할 수 있다.
미국 특허 명세서 제 US-A-4,954,868 호에는 (저항 상부층대신) 이산 필드 플레이트(discrete field plates)를 여러 디바이스 지역에 접속하여 사용하는 대체 방안이 개시되어 있다. US-A-4,954,868 호의 전체 내용은 본 명세서에서 참조로 인용된다. US-A-4,954,868 호의 디바이스의 환형 채널 스토퍼는 반도체 몸체(1)의 도핑된 지역과 다른 필드 플레이트(7)이다. 디바이스의 저지 p-n 접합부(3)는 필드 전극(6)에 의해 덮혀진다. 채널 스토퍼(7) 위쪽의 또다른 채널 스토퍼 필드 플레이트와 필드 전극(6) 위쪽의 애노드 필드 플레이트(18)를 배열하면, 저지 전압이 증가된다. 이들 필드 플레이트(18, 19)는 서로 또다른 절연층(16)상으로 확장한다. 이러한 절연층(16)은 그 두께가 균일하지 않다. 이러한 절연층(16)의 두께는 필드 전극(6) 및 채널 스토퍼(7) 위쪽보다 필드 플레이트(18, 19) 사이에서 더 두껍다.
US-A-4,954,868의 디바이스의 필드 플레이트(18, 19) 사이에 갭(c)이 존재한다. 갭(c)주위의 절연층(16)의 절연 두께가 증가하면, 상기 절연체의 상부 표면과 반도체 몸체의 하부 주 표면의 전하들 사이에 용량성 결합이 감소된다. 갭(c)은 누설 전류가 필드 플레이트(18, 19)를 통해 저지 접합부(3)를 가로지르지 못하게 하는 장점을 갖고 있다. 그러나, 이러한 갭(c)이 제공되면, 주변 경계 치수가 저지 p-n 접합부(3)에서부터 채널 스토퍼(7)까지의 반도체 몸체 표면 전체를 덮지 못한다. 또한, 필드 플레이트(18, 19) 아래에 상이한 두께를 갖는 후속하는 절연층(16)을 제공하면, 제조시 불편해질 수 있고, 이러한 절연층(16)에 대해 증가된 두께의 제어는 임계 처리 파라미터(critical process parameter)일 수 있다.
본 발명은 예를 들어, 정류기 다이오드, MOSFET(절연-게이트 전계 효과 트랜지스터), 바이폴라 트랜지스터, IGBT(insulated-gate bipolar transistors) 및 사이리스터(thyristors)와 같은 반도체 디바이스에 관한 것으로서, 이들 각각이 반도체 몸체의 주 표면에서 종결되고, 반도체 디바이스의 적어도 하나의 동작 모드시 높은 역 바이어스(예를 들어, 200V 초과하는 전압)에서 동작될 수 있는 p-n 접합을 갖는 반도체 디바이스에 관한 것이다.
도 1 내지 도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스의 일부 단면도이다.
도 1 내지 도 3에 도시된 도면들은 동일 축적으로 작성된 것이 아님에 유의하여야 한다. 이들 도면의 각 부분들의 상대적인 치수 및 비율은 명료성 및 편리성을 위해 확대 혹은 축소하여 도시되었다. 동일한 참조 부호는 다른 실시예에서 동일한 특징부를 나타낸다.
본 발명의 주 목적은 비용이 저렴하고, 수용할 몸체 표면에 큰 영역을 추가할 필요가 없고, 환형 채널 스토퍼와 디바이스 지역 사이의 전체 몸체 표면 위쪽에 효율적인 치수를 제공하기에 적합한 신규한 경계 치수를 제공하는데 있다.
본 발명에 따르면, 반도체 몸체의 주 표면에 인접한 하나의 전도성 유형의 몸체 부분(body portion)과, 상기 주 표면에 인접하고, 상기 주 표면에서 종결되는 p-n 접합부를 상기 몸체 부분과 함께 형성하는 상반된 전도성 유형의 디바이스 지역과, 상기 몸체 부분 위쪽의 절연층상에서 상기 바깥 주변부로 확장하여 디플리션층(depletion layer)이 상기 역 바이어스된 p-n 접합에서부터 상기 바깥 주변부로 확산(spread)되도록 하는 필드 플레이트 구조(field plate structure)와, 상기 바깥 주변부 근처 주위로 확장하여 상기 디플리션층이 상기 바깥 주변부로 확산되지 않도록 하는 환형 채널 스토퍼(annular channel stopper)를 구비한 반도체 몸체를 포함하고, 상기 p-n 접합이 상기 디바이스의 적어도 하나의 동작 모드에서 역 바이어스되고, 상기 몸체 부분이 상기 디바이스 지역에서부터 상기 몸체 부분의 바깥 주변부로 확장하는 반도체 디바이스에 있어서, 상기 필드 플레이트 구조는 상기 환형 채널 스토퍼 위쪽의 상기 절연층상에서 종결되고, 상기 환형 채널 스토퍼는 상기 주 표면에 인접한 상기 몸체 부분에 제공되고 전도성 유형 결정 도핑 농도가 상기 몸체 부분의 것보다 높은 하나의 전도성 유형의 동심형으로 도핑된 스토퍼 지역들을 포함하고, 상기 동심형으로 도핑된 스토퍼 지역들은 함께 상기 하나의 전도성 유형의 균일하지 않은 도핑 프로파일(non-uniform doping profile)을 상기 주 표면에 인접한 상기 몸체 부분에 제공하고, 상기 도핑은 상기 필드 플레이트 구조 아래에서 상기 바깥 주변부 쪽의 거리에 따라 증가하여 상기 필드 플레이트 구조 아래의 상기 디플리션층의 확산이 점진적으로 느려지도록 하는 것을 특징으로 하는 반도체 디바이스가 제공된다.
본 발명에 따른 디바이스 구조를 가지면, 채널 스토퍼에 접속된 소정의 필드 플레이트 또는 저항 상부층이 구비될 필요가 없는데, 그 이유는 환형 채널 스토퍼 지역이 하나의 전도성 유형의 균일하지 않은 도핑 프로파일(non-uniform doping profile)이 몸체 부분에 제공되도록 동심형으로 도핑된 스토퍼 지역을 자체적으로 포함하고 있기 때문이며, 전술한 도핑 프로파일은 몸체 부분의 바깥 주변부 쪽으로 도핑시 증가된다. 이러한 디바이스 구조는 디바이스 지역 및/또는 필드 지역에 접속될 수 있고, 몸체 부분의 바깥 주변부 근처의 환형 채널 스토퍼의 도핑된 스토퍼 지역과 디바이스 지역 사이에서 전체 몸체 부분 위쪽의 절연층상의 측면 바깥으로 확장할 수 있는 필드 플레이트 구조에 적합하므로, 본 발명에 따른 반도체 디바이스를 제공할 수 있다.
하나의 실시예에 있어서, 도핑된 스토퍼 지역들중 적어도 몇몇 지역은 몸체 부분보다 높은 전도성 유형 결정 도우펀트 농도를 갖는 동심형의 개별 지역들(concentric distinct regions)을 포함할 수 있으며, 이들 개별 지역은 상기 주 표면에 인접한 몸체 부분에서 서로 이격된다. 이들 개별 지역은 디바이스 지역 근처보다 바깥 주변부 쪽이 더 작은 거리로 서로 이격될 수 있다. 이와 다르게, 이들 개별 지역은 개별 지역에 대한 디바이스 지역 근처의 개별 지역보다 바깥 주변부 쪽의 개별 지역이 더 큰 폭을 갖도록 형성될 수 있다. 이들 개별 스토퍼 지역의 상이한 공간 및 폭은 환형 채널 스토퍼를 제조하는데 사용되는 마스크(예를 들어, 확산 또는 주입 마스크)의 레이아웃 패턴에 의해 용이하게 정의될 수 있다.
다른 실시예에 있어서, 동심형으로 도핑된 스토퍼 지역의 적어도 몇몇 지역은 바깥 주변부 쪽의 지역의 농도가 디바이스 지역 근처의 지역에 대한 것보다 크도록 상이한 전도성 유형 결정 도우펀트 농도를 가질 수 있다. 이들 상이한 도우펀트 농도는 환형 채널 스토퍼 제조시 사용되는 마스크(예를 들어, 확산 또는 주입 마스크)의 상이한 크기의 개구를 통해 동일한 도우펀트 도입 단계에서 형성될 수 있다. 상이한 도우펀트 농도를 갖는 이들 동심형으로 도핑된 스토퍼 지역은 몸체 부분내의 개별 지역일 수 있다. 그러나, 이들 지역들중 적어도 몇몇 지역은 서로 측면으로 합병하여, 도핑 프로파일의 전도성 유형 결정 도우펀트 농도가 바깥 주변부 쪽이 디바이스 지역 근처보다 높은 합성 지역(compound region)이 형성되도록 한다.
몸체 부분의 바깥 주변부는 몸체의 바깥 주변부이거나 혹은 상반된 전도성 유형의 고립 지역(isolation region)에 의해 몸체에서 경계를 이루고 있는 하나의 전도성 유형의 아일랜드(island)의 바깥 주변부일 수 있다.
본 발명에 따른 전술한 특징 및 다른 특징과 장점들은 첨부된 도면과 함께 본 발명의 특정한 실시예를 참조하여 기술될 것이다.
도 1 내지 도 3의 각각의 디바이스들은 몸체(10)의 주 표면(12)에 인접한 하나의 전도성 유형(예를 들어, n 형)의 몸체 부분(11)과, 상기 주 표면(12)에 인접한 반대의 전도성 유형(예를 들어, p 형)의 디바이스 지역(15)을 갖고, 상기 주 표면(12)에서 종결되는 p-n 접합부(5)를 몸체 부분(11)과 함께 형성하는 반도체 몸체(10)를 포함하며, 몸체 부분(11)은 디바이스 지역(15)에서부터 몸체 부분(11)의 바깥 주변부(14)로 확장한다. 필드 플레이트 구조(34)(34a, 34b, 34c)는 몸체 부분(11) 위쪽의 절연층(24)(24a, 24b, 24c)상에서 바깥 주변부(14)로 확장하여, 디플리션층(50)이 표면(12)을 끼고 있는 역 바이어스된 접합부(5)에서부터 몸체 부분(11)의 바깥 주변부(14) 쪽으로 확산되도록 한다. 이러한 필드 플레이트 구조는 표면(12) 쪽으로 휘어지는 p-n 접합부(5)의 곡선의 유효 반경을 증가시킨다. 디플리션층(50)이 바깥 주변부(14)로 확산되지 않도록 하기 위해, 바깥 주변부(14) 근처 주변으로 확장하는 환형 채널 스토퍼(4)가 제공된다.
본 발명에 따르면, 도 1 내지 도 3의 각각의 채널 스토퍼(4)는 상기 주 표면(12)에 인접한 몸체 부분(11)에 제공된 하나의 전도성 유형(예를 들어, n 형)의 동심원으로 도핑된 다수의 스토퍼 지역(41, 42 등등)을 포함하며, 각각의 도핑된 스토퍼 지역의 전도성 유형의 결정 도우펀트 농도가 몸체 부분(11)의 것보다 높다. 필드 플레이트 구조(34)(34b, 34c를 또한 참조)는 몸체 부분(11) 위에 어떠한 측면 갭을 남겨두지 않은채 이 채널 스토퍼(4) 위쪽의 절연층(24)상에서 종결된다. 동심형으로 도핑된 스토퍼 지역(41, 42 등등)은 상이한 도핑 농도 및/또는 주 표면(12)에 인접한 균일하지 않은 도핑 프로파일이 몸체 부분(11)에 제공되는 지역 폭(W1, W2 등등)과 공간(S1, S2 등등)을 갖는다. 필드 플레이트 구조(34(또는 34b, 34c) 아래의 균일하지 않은 도핑 프로파일의 도핑은 바깥 주변부(14) 쪽의 거리 D를 따라 점진적으로 증가하여, 필드 플레이트 구조 아래의 디플리션층(50)이 접합부(5)의 역 바이어스 증가에 따라 점진적으로 더디게 확산되도록 한다. 따라서, 본 발명은 디플리션층(50)이 주변부(14)로 확산될 때 필드 플레이트 구조의 효과에 점차적으로(gradually) 반하는 등급 채널 스토퍼 효과(graded channel stopper effect)를 제공한다. 동심형으로 도핑된 스토퍼 지역(41, 42 등등)의 상이한 도핑 농도 및/또는 지역 폭 및/또는 공간은 모두 디플리션 층(50)에 의해 마주하는 연속적인 영역들을 상기 주 표면(12)에 인접한 몸체 부분(11)에 제공하며, 연속적인 영역들은 바깥 주변부(14) 근처에서부터 상기 주 표면(12)을 따라 디바이스 지역(15) 쪽으로의 거리 D에 따라 감소하는 (전도성 유형 결정 도핑의 평균 크기에 대응하는) 도핑 밀도를 갖는다.
도 1은 특정한 실시예로 본 발명을 수직 MOSFET에 대해 사용한 것을 도시한 도면이다. 도 1의 MOSFET는 몸체(10)의 상부 주 표면(12)에 인접한 소스 전극(32)과, 몸체(10)의 반대 주 표면(13)의 드레인 전극(33)을 갖는다. 도 1에 도시된 특정한 MOSFET는 소위 "DMOST" 구성의 n-채널 강화 디바이스이며, 이 구성에서 디바이스 지역(15)은 소위 MOSFET의 "트랜지스터-몸체" 지역을 형성한다. 트랜지스터-몸체 지역(15)은 소스 전극(32)에 의해 접촉되어 높게 도핑된 부분(15a (p+))과, 트랜지스터의 동작시 역 채널(inversion channel)(25)이 형성되는 낮게 도핑된 부분(15b (p))을 포함한다. 소스 전극(32)은 트랜지스터-몸체 지역(15)내에 제공된 n 형 소스 지역(22)을 접촉한다. 트랜지스터 온 상태시 n 형의 역 채널(25)은 절연 게이트(31) 아래의 전자 축적에 의해 낮게 도핑된 p 형 부분(15b)에서 발생되고, 소스 지역(22)을 n 형 몸체 부분(11)에 접속한다. 트랜지스터-몸체 지역(15)과 몸체 부분(11) 사이의 p-n 접합부(5)는 역 바이어스되고, MOSFET "오프" 상태에서 전압 저지 접합부(voltage blocking junction)를 형성한다. 몸체 부분(11)은 예를 들어, 1014㎝-3차수의 낮은 n 형 도핑을 가지며, 트랜지스터의 드레인 드리프트 지역(drain drift region)을 형성한다. 높게 도핑된 n 형 드레인 지역(23(n+))은 전극(33)에 의해 접속되는 반대 주 표면(13)에 인접한 곳에 제공된다. 이러한 MOSFET 구조 형태는 잘 알려져 있다.
도 1은 전형적인 디바이스내에 수백개의 셀들을 포함할 수 있는 MOSFET 디바이스에서 하나의 셀만을 일부 도시한 도면이다. 도 1에 도시된 하나의 셀은 활성 디바이스 영역의 주변부에 위치되는 바깥 셀(outer cell)이다. 도 1에 도시된 트랜지스터-몸체 지역(15)의 높게 도핑된 부분(15a(p+))은 활성 디바이스 영역의 전체 바깥 경계 주위에 공지의 방식으로 확장하는 환형 구성을 갖는다. 따라서, 도 1에 도시된 이와 같이 높게 도핑된 부분(15a)은 몸체 부분(11(n-)의 바깥 주변부에 마주하는 모든 바깥 셀과 공통적이다. 도 1의 예에 있어서, 바깥 주변부(14)는 디바이스 몸체(10)의 바깥 주변부이다. 따라서, 이와 같은 도 1의 예에서, (본 발명에 따라 제공되는) 환형 채널 스토퍼(4)는 디바이스 몸체(10)의 바깥 주변부(14) 근처 주위로 확장한다. MOSFET는 200V를 초과하는 소스 대 드레인 전압, 예를 들어, 약 600V 또는 1000V의 전압과 동작하도록 설계될 수 있다.
도 1의 MOSFET에 있어서, 채널 스토퍼(4)는 전도성 유형 결정 도우펀트 농도 (n+)가 몸체 부분(11(n-))의 것보다 높은 동심형의 개별 지역(41, 42, 43, 44)을 포함한다. 이들 개별 지역(41-44)은 주 표면(12)에 인접한 몸체 부분(11)에 서로 이격되어 있다. 이들 지역은 바깥 주변부(14) 근처의 개별 지역(예를 들어, 지역(41))의 폭이 디바이스 지역(15) 근처의 개별 지역(예를 들어, 지역(44))의 폭보다 큰 각기 다른 폭(W1, W2, W3, W4)을 가질 수 있다. 이들 개별 지역들(41-44)간의 각기 다른 공간(S1, S2 등등)은 바깥 주변부(14) 쪽의 개별 지역(예를 들어, 41 및 42)이 디바이스 지역(15) 근처의 개별 지역(예를 들어, 43 및 44)보다 작을 수 있다. n 형 몸체 부분(11)의 (보다 높게 도핑된 n 형) n++ 지역의 경우, 이들 각각의 n++ 지역(41-44)의 도핑 농도는 n 형 몸체 부분(11)에서 감소한다. n 형 몸체 부분(11)에서 n++ 지역의 폭 W의 경계는 통상적으로 n++ 지역의 도핑 프로파일이 n 형 몸체 부분의 백그라운드 도핑 레벨의 두배까지 감소한 위치로 정의된다. 그러나, 폭 W의 다른 정의에서는 n+ 지역(41-44)의 폭(W1, W2 등등)에 대해 실질적으로 동일한 값을 제공하고 있는데, 그 이유는 도 2의 JTE(junction termination extension)를 참조하여 기술된 바와 같이, 특정한 치수가 취해지지 않으면 이들 도핑 레벨이 공간적으로 매우 급격하게 감소되기 때문임에 유의하여야 한다. 몸체 부분(11)의 백그라운드 도핑 레벨은 역 바이어스 p-n 접합부(5)로 200V의 전압을 저지하기 위해 전형적으로 약 9×1014cm-3보다 작다. 따라서, 몸체 부분(11)의 백그라운드 도핑 레벨은 600V의 전압을 저지하도록 설계된 디바이스에 대해 약 2×1014cm-3이고, 1,000V의 전압을 저지하기 위해 약 1014cm-3일 수 있다. n+ 지역(41-44)은 통상적으로 n+ 소스 지역(22)과 동일한 도핑 단계로 형성될 수 있으므로, 통상적으로 지역(22)과 동일한 도핑 농도 및 동일한 깊이를 가질 수 있다. 이 경우, n+ 지역(41-44)은 통상적으로 약 2×1015cm-2의 도우펀트 이온 선량(dopant ion dose)을 약 1.0 내지 1.5㎛의 깊이까지 이온 주입함으로써 형성될 수 있다. 따라서, 예를 들어, n+ 지역(41-44)은 도핑 농도를 약 2×1019cm-3까지 가질 수 있다.
통상적인 설계에 있어서, (필드 플레이트 구조(34) 아래의) 구분된 다수 지역의 채널 스토퍼(4)의 도핑이 p-n 접합부(5) 쪽으로 감소하는 표면(12) 쪽의 거리 D는 필드 플레이트 구조(34)가 확장하는 표면(12) 쪽의 거리의 1/3과 2/3 사이일 수 있다. 이 경우, 디플리션층(50)은 채널 스토퍼(4)의 증가된 도핑 농도와 마주치기 전에 필드 플레이트 구조(34) 아래의 몸체 부분(11)의 약 1/3(또는 그 이상)의 부분으로 확장하므로, 또다른 약 1/3(또는 그 이상) 부분의 확장이 점진적으로 느려진다. 도 1은 채널 스토퍼(4)를 형성하는 소수의 동심형으로 도핑된 지역(41-44)만을 도시한 도면이다. 일반적으로, 디플리션층(50)의 확산이 점진적으로 더딘 경우 채널 스토퍼(4)의 충격(impact)을 완화시키기 위해, 소수의 큰 지역보다는 다수의 작은 지역(41, 42)을 갖는 것이 바람직할 수 있다. 지역(41, 42 등등)의 각기 다른 폭(W1, W2 등등)은 통상적으로 치수 1 또는 수 마이크로미터(㎛)일 수 있다. 바깥 주변부(14)의 가장 바깥 지역들(41) 사이의 각기 다른 공간들(S1 등등)은 매우 작게 구성되므로, 가장 바깥 지역(41)이 이들 지역(41) 사이에서 몸체 부분(11)의 강화된 도핑 레벨(enhanced doping level)과 함께 합병할 수 있다.
도 1의 예로 도시된 디바이스 배열에 있어서, 필드 플레이트 구조(34)는 디바이스 지역(15)에 접속되고, 몸체 부분(11) 위쪽의 절연층(24)상에서 측면으로 확장하여 환형 채널 스토퍼(4)위에 위치되도록 한다. 도 1에 도시된 특정한 예에서는 디바이스 지역(15)에서부터 모든 도핑된 스토퍼 지역(41, 42, 43, 44) 위로 확장하는 단일 필드 플레이트(34)가 존재한다. 이 필드 플레이트(34)는 전체 몸체 부분(11) 위쪽에서 바깥 주변부(14) 근처로 확장하므로, 외부 전계(external electrical fields)에 대해 하부 표면 부분 전체를 차폐하는데 유용하다. 또한, 절연층(24)은 표면(12)의 주변부 경계 영역에 오염된 이온이 확산되지 않도록 전체 하부 표면 위쪽에 충분한 두께를 가질 수 있다. 이들 외부 전계 및 오염된 이온은 예를 들어, 반도체 몸체(10) 주위의 플라스틱 캡슐(plastics encapsulation)(100)에 의해 유발될 수 있다. 단일 필드 플레이트(34)는 예를 들어, 알루미늄 또는 다른 금속과 함께 디바이스의 상위-레벨 금속 패턴의 일부로서 형성될 수 있다.
본 발명은 본 발명의 범위내에서 여러가지 변경 및 변동이 이루어질 수 있다. 도 2에는 두가지 변경의 예가 예시되어 있다. 도 2에 있어서, 필드 플레이트 구조(34)는 다수의 필드 플레이트(34a, 34b)를 직렬로 단계화된 구성으로 포함한다. 제 1 필드 플레이트(34a)는 디바이스 지역(15)에 접속되고, p-n 접합부(5)의 에지 경계 위쪽의 제 1 절연층(24a)상으로 확장한다. 이러한 제 1 필드 플레이트(34a)는 디바이스 지역(15)과 바깥 주변부(14) 사이의 일부 몸체 표면(12) 위에만 위치한다. 제 2 필드 플레이트(34b)는 제 1 필드 플레이트(34a)에 접속되고, 몸체 표면(12)의 더욱 높은 주변 영역 위쪽의 제 2 절연층(24b)상으로 확장한다. 계층화된 필드 플레이트 구조(34a, 34b)에 의해 유전체 두께가 디바이스 지역(15)에서부터 상기 주 표면(12)을 따라 바깥 주변부(14) 근처에 이르는 거리 D에 따라 증가한다. 도 1의 반도체 디바이스에서는 이러한 계층화된 필드 플레이트 구조(34a, 34b)가 사용될 수 있다. 제 1 필드 플레이트(34a)는 예를 들어, 디바이스의 도핑된 다결정 실리콘의 낮은-레벨의 금속 패턴의 일부로서 형성될 수 있다. 제 2 필드 플레이트(34b)는 예를 들어, 알루미늄 상위-레벨의 금속 패턴의 일부로서 형성될 수 있다. 따라서, 계층화된 필드 플레이트 구조(34a, 34b)는 디바이스 제조시 기존의 공정 단계를 사용함으로써 형성될 수 있다.
도 2에 도시된 실시예에 있어서, 제 1 필드 플레이트(34a)는 채널 스토퍼(4) 위쪽으로 확장하는 것이 아니라, 디바이스 지역(15)과 채널 스토퍼(4) 사이의 몸체 부분(11)의 영역 위쪽의 절연층(24a)상에서 종결된다. 제 2 필드 플레이트(34b)는 도핑된 스토퍼 지역(41) 위쪽에서 종결된다. 계층화된 필드 플레이트 구조(34a, 34b)는 제 1 필드 플레이트(34a)가 p-n 접합부(5)에서부터 바깥 주변부(14)까지의 거리의 약 1/3을 포함하고, (제 2 필드 플레이트(34b) 아래의) 채널 스토퍼(4)가 바깥 주변부(14)에서부터 p-n 접합부(5)까지의 거리의 약 1/3 정도 확장하도록 설계될 수 있다.
도 2에 도시된 채널 스토퍼(4)는 동심형으로 도핑된 스토퍼 지역(41, 42, 43, 44, 45)을 포함하며, 이들 지역은 몸체 부분(11)의 (n-)의 것보다 높지만, 바깥 주변부(14) 근처의 지역(예를 들어, 지역(41))의 농도가 디바이스 지역(15) 근처의 지역(예를 들어, 지역(45))의 것보다 큰 각기 다른 전도성 유형 결정 도우펀트 농도(n+++, n++, n 등등)를 갖는다. 도 2에 도시된 예에 있어서, 이들 동심형으로 도핑된 스토퍼 지역(41-45)은 함께 측면으로 합병하여, 바깥 주변부(14) 근처의 도핑 프로파일의 전도성 유형 결정 도우펀트 농도가 디바이스 지역(15) 근처의 것보다 높은 합성 지역이 형성되도록 한다. 도 2의 특정한 예에 있어서, 구분된 채널 스토퍼(4)의 도너 도핑 농도는 통상적으로 지역(45)에 대해 5×1014cm-3에서부터 가장 바깥 지역(41)에 대해 1019cm-3까지 증가할 수 있다.
이러한 도 2의 채널 스토퍼(4)의 측면으로 합병된 다수 지역의 구분된 도핑 프로파일은 상이한 개구 패턴을 갖는 마스크를 사용함으로써 바깥 주변부(140와 상이한 거리에서 반도체 주 표면(12)의 상이한 소영역이 노출되도록, 단일 도핑 단계에서 공지의 방식으로 형성될 수 있다. 이러한 방법은 미국 특허 명세서 US-A-4,927,772 호에 개시되어 있으며, 이 명세서의 전체 내용은 본 명세서에서 참조로 인용된다. US-A-4,927,772 호에 개시된 내용은 저지 p-n 접합부의 다수-지역의 JTE 지역에 관한 것이다. JTE 지역은 몸체 부분과 상반된 전도성 유형이며, 저지 p-n 접합부의 p-n 접합부를 확장한다. 그러나, 본 발명에 따른 도 2의 디바이스에 있어서, 지역(41-45)의 다수-지역으로 구분된 도핑 프로파일은 몸체 부분(11)과 동일한 전도성 유형이며, 바깥 주변부(14)의 지역(41)에서부터 p-n 접합부(15)로 확장한다. 디바이스 제조시 기존의 도핑 단계는 마스크 패턴, 예를 들어, MOSFET의 소스 지역(22)에 대한 도핑 단계를 통해 채널 스토퍼(4)의 전술한 다수-지역으로 구분된 도핑 프로파일을 제공하는데 사용될 수 있다. 본 발명은 더이상의 공정 단계들을 필요하지 않으므로 제조 비용이 적게 소요된다. 도 1에 도시된 개개의 이격된 지역(41-44)대신 도 1의 디바이스의 채널 스토퍼(4)에 대해 전술한 다수-지역으로 구분된 도핑 프로파일(41-45)이 사용될 수 있다.
본 발명이 적용되는 대부분의 경우에 있어서, 접합부(5) 근처의 디플리션층(50)의 필드를 제어하기 위해 특정한 치수를 추가로 가질 필요는 없다. 그러나, 본 발명의 원리는 바깥으로 확장/종결되는 필드 플레이트(24, 24B) 아래에 구분된 채널 스토퍼(4)를 사용시 접합부(5) 근처의 필드를 제어하도록 알려진 특정한 치수와 조합될 수 있다. 따라서, 예를 들어, 도 3에는 본 발명에 따른 두가지 또다른 변경이 예시되어 있다. 도 3의 디바이스에 있어서, 반대 전도성 유형 (p+)의 필드 지역(35)은 환형 채널 스토퍼(4)(예를 들어, 41, 42, 43, 44)와 디바이스 지역(15) 사이에 제공된다. 이러한 필드 지역(35)은 디바이스 지역(15)를 에워싸고, 주 표면(12)에서 종결되는 p-n 접합부를 몸체 부분(11)과 함께 형성한다. 도 3에서는 하나의 환형 필드 지역(35)의 일부만을 도시하고 있지만, 예를 들어 US-A-4,707,719 호에서와 같이 일련의 동심형 필드 지역(35)이 채널 스토퍼(4)와 디바이스 지역(15) 사이에 제공될 수 있음을 이해하여야 한다. 도 1 및 도 2의 디바이스 구조에서도 이러한 하나 이상의 필드 지역(35)이 제공될 수 있다.
실시예로, 도 3에는 필드 지역(35)에 접속되고, 몸체 부분(11) 위쪽의 절연층(24c)상에서 측면으로 확장하여 도핑된 스토퍼 지역(41, 42, 43, 44) 위에 위치되는 바깥 필드 플레이트(34c)가 또한 도시되어 있다. 디바이스 지역(15)은 디바이스 지역(15)에 접속되고 절연층(24a) 상으로 확장하는 내부 필드 플레이트(34a)를 또한 포함한다. 전체 필드 플레이트 구조(34a, 34c)는 디바이스 지역(15)과 바깥 주변부(14) 근처의 도핑된 스토퍼 지역(41, 42, 43, 44) 사이의 전체 몸체 부분상에서 측면으로 확장할 수 있다. 도 3의 디바이스의 반도체 몸체(10)는 도 1 및 도 2의 것과 동일한 방식으로 플라스틱 캡슐(100)내에 패키지될 수 있다.
도 2 및 도 3의 디바이스 지역(15)은 도 1의 것과 유사한 MOSFET의 트랜지스터-몸체 지역일 수 있다. 또한, 도 1, 2 및 3의 주변 경계 방안들은 p-형 지역(15)이 애노드 지역(anode region)을 형성하고 n-형 몸체 부분(11)이 캐쏘드 지역(cathode region)의 일부를 형성하는 다른 유형의 반도체 디바이스, 예를 들어, 파워 정류기 다이오드로 사용될 수 있다. 또다른 실시예에 있어서, 디바이스는 p-형 디바이스 지역(15)이 트랜지스터의 베이스 지역(base region)의 일부를 형성하고 몸체 부분(11)이 콜렉터 지역(collector region)의 일부를 형성하는 고 전압 바이폴라 트랜지스터일 수 있다. 또한, 도 1 내지 3의 디바이스는 예를 들어, 도 1의 것과 유사한 절연 게이트 트랜지스터 구조를 가질 수 있지만 드레인 드리프트 지역(11)의 것과 상반된 전도성 유형(본 예에서, p 형)인 지역(23)을 갖는 절연 게이트 바이폴라 트랜지스터(IGBT)일 수 있다.
당업자라면, 본 발명이 본 발명의 실시예로부터 여러가지 다른 변경 및 변동이 이루어질 수 있음을 이해할 것이다. 이러한 변경 및 변동은 본 기술 분야에 이미 잘 알려져 있고, 본 명세서에 개시된 특징대신 사용되거나 혹은 이를 부가하여 사용될 수 있는 동일한 특징 및 다른 특징들을 포함할 수도 있다. 본 발명의 특허 청구범위에서는 특정한 특징들의 조합을 정의하고 있지만, 특허 청구범위에 정의된 것과 동일한지와, 본 발명을 수행하는 것과 동일한 임의의 혹은 모든 기술적인 문제점들을 해결하는지에 관계없이, 본 발명의 범주는 본 명세서에 명확하거나 혹은 불명확하게 개시된 모든 신규한 특징 또는 이들 특징의 모든 신규한 조합 및 생성물을 포함할 수도 있음을 이해하여야 한다. 본 발명은 본 발명의 응용 또는 이로부터 도출된 또다른 응용을 실행하는 동안 전술한 특징 및 이들 특징의 조합으로 정의될 수 있다.

Claims (10)

  1. 반도체 몸체의 주 표면에 인접한 하나의 전도성 유형의 몸체 부분(body portion)과, 상기 주 표면에 인접하고, 상기 주 표면에서 종결되는 p-n 접합부를 상기 몸체 부분과 함께 형성하는 상반된 전도성 유형의 디바이스 지역(device region)과, 상기 몸체 부분 위쪽의 절연층상에서 상기 바깥 주변부로 확장하여 디플리션층(depletion layer)이 상기 역 바이어스된 p-n 접합에서부터 상기 바깥 주변부로 확산(spread)되도록 하는 필드 플레이트 구조(field plate structure)와, 상기 바깥 주변부 근처 주위로 확장하여 상기 디플리션층이 상기 바깥 주변부로 확산되지 않도록 하는 환형 채널 스토퍼(annular channel stopper)를 구비한 반도체 몸체를 포함하고, 상기 p-n 접합부가 상기 디바이스의 적어도 하나의 동작 모드에서 역 바이어스되고, 상기 몸체 부분이 상기 디바이스 지역에서부터 상기 몸체 부분의 바깥 주변부로 확장하는 반도체 디바이스에 있어서,
    상기 필드 플레이트 구조는 상기 환형 채널 스토퍼 위쪽의 상기 절연층상에서 종결되고,
    상기 환형 채널 스토퍼는 상기 주 표면에 인접한 상기 몸체 부분에 제공되고 전도성 유형 결정 도핑 농도가 상기 몸체 부분의 것보다 높은 하나의 전도성 유형의 동심형으로 도핑된 스토퍼 지역들을 포함하고,
    상기 동심형으로 도핑된 스토퍼 지역들은 함께 상기 하나의 전도성 유형의 균일하지 않은 도핑 프로파일(non-uniform doping profile)을 상기 주 표면에 인접한 상기 몸체 부분에 제공하고,
    상기 도핑은 상기 필드 플레이트 구조 아래에서 상기 바깥 주변부 쪽의 거리에 따라 증가하여 상기 필드 플레이트 구조 아래의 상기 디플리션층의 확산이 점진적으로 느려지도록 하는 것을 특징으로 하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 도핑된 스토퍼 지역들중 적어도 몇몇 지역은 상기 몸체 부분보다 높은 전도성 유형의 결정 도우펀트 농도를 갖는 동심형의 개별 지역들을 포함하고,
    상기 개별 지역들은 상기 몸체 부분에서 상기 디바이스 지역의 근처보다 상기 바깥 주변부 쪽에서 더욱 작은 거리로 서로 이격되는 것을 또한 특징으로 하는
    반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도핑된 스토퍼 지역들중 적어도 몇몇 지역은 상기 몸체 부분보다 높은 전도성 유형의 결정 도우펀트 농도를 갖는 동심형의 개별 지역들을 포함하고,
    상기 개별 지역들은 상기 몸체 부분에서 서로 이격되고, 상기 바깥 주변부 쪽의 개별 지역이 상기 디바이스 지역 근처의 개별 지역보다 큰 폭을 갖는 것을 특징으로 하는
    반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 동심형으로 도핑된 스토퍼 지역들중 적어도 몇몇 지역은 상기 바깥 주변부 쪽의 지역이 상기 디바이스 근처의 지역의 것보다 큰 상이한 전도성 유형 결정 도우펀트 농도를 갖는 것을 또한 특징으로 하는
    반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 동심형으로 도핑된 스토퍼 지역들중 적어도 몇몇 지역은 서로 측면으로 합병하여, 상기 바깥 주변부 쪽의 도핑 프로파일의 전도성 유형 결정 도우펀트 농도가 상기 디바이스 지역 근처의 것보다 큰 합성 지역(compound region)이 형성되도록 하는 것을 또한 특징으로 하는
    반도체 디바이스.
  6. 제 1 항 내지 5 항중 어느 한 항에 있어서,
    상기 필드 플레이트 구조는 상기 디바이스 지역에 접속되는 필드 플레이트를 포함하는 것을 또한 특징으로 하는
    반도체 디바이스.
  7. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 환형 채널 스토퍼와 상기 디바이스 지역 사이에 상기 디바이스 지역을 에워싸고, 상기 주 표면에서 종결되는 p-n 접합부를 상기 몸체 부분과 함께 형성하는 상기 상반된 전도성 유형의 적어도 하나의 필드 지역을 제공하는 것을 또한 특징으로 하는
    반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 필드 플레이트 구조는 상기 상반된 전도성 유형의 상기 필드 지역에 접속되는 필드 플레이트를 포함하는 것을 또한 특징으로 하는
    반도체 디바이스.
  9. 제 1 항 내지 제 8 항중 어느 한 항에 있어서,
    상기 필드 플레이트 구조는 상기 몸체 부분의 상기 바깥 주변부 근처에서 상기 디바이스 지역과 상기 환형 채널 스토퍼의 도핑된 스토퍼 지역 사이에 상기 전체 몸체 부분 위쪽의 측면으로 확장하는 것을 또한 특징으로 하는
    반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 반도체 몸체는 플라스틱 캡슐(plastics encapsulation)내에 패키지(package)되는 것을 또한 특징으로 하는 반도체 디바이스.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020091324A1 (en) * 1998-04-06 2002-07-11 Nikiforos Kollias Non-invasive tissue glucose level monitoring
GB9808237D0 (en) 1998-04-17 1998-06-17 Koninkl Philips Electronics Nv Mnufacture of field-effect semiconductor devices
GB9808234D0 (en) * 1998-04-17 1998-06-17 Koninkl Philips Electronics Nv Mnufacture of trench-gate semiconductor devices
GB9815021D0 (en) 1998-07-11 1998-09-09 Koninkl Philips Electronics Nv Semiconductor power device manufacture
DE19839971C2 (de) * 1998-09-02 2000-11-30 Siemens Ag Randstruktur für Halbleiterbauelemente
FR2784801B1 (fr) 1998-10-19 2000-12-22 St Microelectronics Sa Composant de puissance portant des interconnexions
FR2785090B1 (fr) 1998-10-23 2001-01-19 St Microelectronics Sa Composant de puissance portant des interconnexions
DE102005031908B3 (de) * 2005-07-07 2006-10-19 Infineon Technologies Ag Halbleiterbauelement mit einer Kanalstoppzone
DE102007040791B4 (de) 2007-08-28 2018-09-13 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102008054094B4 (de) * 2008-10-31 2013-12-05 Infineon Technologies Ag Halbleiterbauelement mit einer integrierten Widerstandsstruktur
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
JP5391447B2 (ja) * 2009-04-06 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法
TWI405250B (zh) * 2010-04-13 2013-08-11 Richtek Technology Corp 半導體元件雜質濃度分布控制方法與相關半導體元件
CN102222609B (zh) * 2010-04-16 2013-07-31 立锜科技股份有限公司 半导体元件杂质浓度分布控制方法与相关半导体元件
US8525258B2 (en) * 2010-06-17 2013-09-03 Richtek Technology Corporation, R.O.C. Method for controlling impurity density distribution in semiconductor device and semiconductor device made thereby
US10164043B2 (en) * 2012-01-11 2018-12-25 Infineon Technologies Ag Semiconductor diode and method for forming a semiconductor diode
EP2850660A1 (en) * 2012-05-17 2015-03-25 General Electric Company Semiconductor device with junction termination extension
JPWO2014155565A1 (ja) * 2013-03-27 2017-02-16 トヨタ自動車株式会社 縦型半導体装置
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
JP2016152346A (ja) * 2015-02-18 2016-08-22 サンケン電気株式会社 半導体装置
JP6592083B2 (ja) * 2015-06-05 2019-10-16 株式会社日立製作所 半導体装置およびその製造方法、並びにパワーモジュール
DE102016120301A1 (de) * 2016-10-25 2018-04-26 Infineon Technologies Ag Leistungshalbleitervorrichtungs-Abschlussstruktur
CN111092123A (zh) * 2019-12-10 2020-05-01 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5976466A (ja) * 1982-10-25 1984-05-01 Mitsubishi Electric Corp プレ−ナ形半導体装置
GB2167229B (en) * 1984-11-21 1988-07-20 Philips Electronic Associated Semiconductor devices
JP2585331B2 (ja) * 1986-12-26 1997-02-26 株式会社東芝 高耐圧プレーナ素子
EP0341453B1 (de) * 1988-05-11 1993-08-25 Siemens Aktiengesellschaft MOS-Halbleiterbauelement für hohe Sperrspannung
US4927772A (en) * 1989-05-30 1990-05-22 General Electric Company Method of making high breakdown voltage semiconductor device
JP2850694B2 (ja) * 1993-03-10 1999-01-27 株式会社日立製作所 高耐圧プレーナ型半導体装置

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EP0888638A1 (en) 1999-01-07

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