DE102007040791B4 - Halbleiterbauelement und Verfahren zur Herstellung desselben - Google Patents

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Dr. Ing. Tolksdorf Carolin
Dr. rer. nat. Schmitt Markus
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Abstract

Halbleiterbauelement aufweisend:eine interne Kapazität (C) zwischen einer internen Steuerelektrode (28) und einer Elektrode (29);einen monolithisch integrierten Zusatzkondensator (4), der zwischen der internen Steuerelektrode (28) oder einem externen Steueranschluss (35) und der Elektrode (29) angeordnet ist,wobei der Zusatzkondensator (4) aufweist:eine monolithisch integrierte Zusatzkapazität (C),eine erste Kondensatorfläche (6) aus elektrisch leitendem Material, die mit der internen Steuerelektrode (28) in Wirkverbindung steht,eine zweite Kondensatorfläche (7), die mit der Elektrode (29) in Wirkverbindung steht, undeine zwischen den Kondensatorflächen (6, 7) angeordnete dielektrische Schicht (8),wobei die erste Kondensatorfläche (6) Eckbereiche und/oder Randbereiche eines Halbleiterchips (5) bedeckt und über mindestens eine Bonddrahtverbindung (9) mit der internen Steuerelektrode (28) elektrisch in Verbindung steht.

Description

  • Erfindungshintergrund
  • Gegenwartige Leistungshalbleiterbauelemente zeigen aufgrund ihrer sehr geringen internen Kapazitäten eine extrem hohe Schaltgeschwindigkeit. Diese hohe Schaltgeschwindigkeit muss nicht immer von Vorteil sein. Besonders Kompensationsbauelemente schalten deutlich schneller und steiler als konventionelle MOSFETs. Jedoch kann in nicht optimierten Applikationen das sehr steile di/dt in einem Abschaltvorgang an parasitären Induktivitäten der Applikationsschaltung sehr große Spannungsspitzen generieren, die das Halbleiterbauelement zerstören können. Weiterhin besteht die Gefahr, dass Überschwingungen beim Abschaltvorgang aufgrund des steilen di/dt auftreten und die EMV (Elektromagnetische Verträglichkeit) beeinträchtigen.
  • Eine Begrenzung des di/dt kann durch einen vergrößerten Gatewiderstand erreicht werden, der als zusätzliches Bauelement den gesamten Schaltvorgang jedoch verlangsamt. Dies kann so weit führen, dass sich der Vorteil des schnellen Schaltens und der damit verbundenen verkleinerten Schaltverluste vollig durch den vorgeschalteten Gatewiderstand aufhebt oder ins Gegenteil umschlägt, da die Zeitkonstante, die sich aus internem Gatewiderstand und interner Kapazität zwischen einer Steuerelektrode des Halbleiterbauelement und einer Ausgangselektrode bildet, durch den vorgeschalteten zusätzlichen Gatewiderstand einerseits vergrößert und damit den Schaltvorgang dämpft bzw. verlangsamt und dadurch die Schaltverluste durch den zusätzlichen ohmschen Widerstand deutlich ansteigen lasst.
  • Aus der US 2004 0 217 424 A1 ist ein Halbleiterbauelement mit einer Struktur zum erleichterten Schutz vor elektrostatischer Entladung bekannt, das einen Source-, Drain- und Gateanschluss aufweist und bei dem ein Teil des Drainanschlusses den Gateanschluss überlappt und dadurch die Gate-Drain-Kapazität erhöht wird.
  • Aus der DE 102 61 464 A1 ist eine isolierte Gatehalbleitervorrichtung mit einer Grabenstruktur bekannt, die in einer zu einer Zellenregion benachbarten Anschlussregion einen Vorsprung einer Gatealuminiumelektrode aufweist. Der Vorsprung dient als eine Feldplatte, wodurch die Hauptdurchschlagspannung zwischen einem Drainanschluss und einem Sourceanschluss durch den Feldplatteneffekt der Gatealuminiumelektrode erhöht wird.
  • Aus der US 5 864 167 A ist ein MOSFET mit Feldplattenstruktur und einer Source-Elektrode bekannt, wodurch die Gate-Source-Kapazität erhöht wird.
  • Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Halbleiterbauelement mit einem verlangsamten Abschaltverhalten und ein Verfahren zum Herstellen eines solchen Halbleiterbauelements zur Verfügung zu stellen. Diese Aufgabe wird durch ein Halbleiterbauelement nach Anspruch 1, ein Halbleiterbauelement nach Anspruch 2, ein Verfahren nach Anspruch 16 und ein Verfahren nach Anspruch 17 gelöst.
  • Ausführungsformen der Erfindung werden nun mit Bezug auf die beigefügten Figuren beschrieben.
  • Figurenliste
    • 1 zeigt mit den 1A bis 1C prinzipielle Ersatzschaltbilder von Halbleiterbauelementen gemäß unterschiedlicher Ausführungsformen der Erfindung;
    • 2 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers eines Halbleiterbauelements vor Aufbringen eines Verbindungselements gemäß einer ersten Ausführungsform der Erfindung;
    • 3 zeigt einen schematischen Querschnitt durch einen den Teilbereich gemäß 2 nach Aufbringen eines Verbindungselements;
    • 4 zeigt eine schematische Draufsicht auf ein Halbleiterbauelement gemaß einer Ausführungsform der Erfindung;
    • 5 zeigt eine schematische Draufsicht auf einen Eckbereich der Ausführungsform der Erfindung gemaß 4;
    • 6 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
    • 7 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
    • 8 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
    • 9 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
    • 10 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung.
  • Detaillierte Beschreibung der Ausführungsformen
  • 1 zeigt mit den 1A bis 1C prinzipielle Ersatzschaltbilder von Halbleiterbauelementen 1 gemaß unterschiedlicher Ausführungsformen der Erfindung.
  • 1A zeigt ein Ersatzschaltbild eines Halbleiterbauelements 1 einer Ausführungsform der Erfindung. Als Halbleiterbauelement ist hier ein MOSFET vorgesehen, der eine Source- S und eine Drainelektrode D aufweist und von einer isolierten Gateelektrode G geschaltet werden kann. Zwischen einer internen Steuerelektrode 28 und der von außen zuganglichen Drainelektrode D ist eine spannungsabhangige interne Gatekapazität CGD angeordnet. Parallel zu dieser internen Gatekapazität weist diese Ausführungsform der Erfindung einen Zusatzkondensator 4 mit einer Zusatzkapazität CZGD auf, dessen eine Kondensatorplatte 6 mit dem internen Steueranschluss 28 und dessen andere Kondensatorplatte 7 mit der Drainelektrode D elektrisch verbunden ist.
  • 1B zeigt ein prinzipielles Ersatzschaltbild eines Halbleiterbauelements 1 gemäß einer weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in 1A werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erortert. In dieser Ausführungsform ist der Zusatzkondensator 4 mit seiner einen Kondensatorplatte 6 direkt mit der internen Steuerelektrode 28 verbunden, die sich bei modernen Leistungshalbleiterbauelementen aus einer Vielzahl von internen lateralen Gateelektroden oder von einer Vielzahl von Trenchgateelektroden zusammensetzt. Die andere Kondensatorplatte 7 des Zusatzkondensators 4 ist mit der externen Elektrode 29 verbunden, die in dieser Ausführungsform der Erfindung eine Drainelektrode D eines MOSFET darstellt. In Zusammenwirken mit bauelementeigenen Widerstanden RG wird durch diese Zusatzkapazität die Eingangs-Zeitkonstante des Halbleiterbauelements 1 vergrößert und damit das Schaltverhalten verlangsamt, ohne daß die Schaltverluste in dem gleichem Maße ansteigen, wie beim konventionellen Zuschalten eines zusatzlichen externen Gatewiderstandes.
  • Durch die Zusatzkapazität, die in ihrer Größe spannungsabhangig sein kann, wird die Zeitkonstante eines RC-Gliedes aus einem Gatewiderstand 3, der internen Kapazität CGD und der Zusatzkapazitat CZGD vergrößert und damit das Abschaltverhalten des Halbleiterbauelements gedämpft, ohne dass die Schaltverluste, die sonst durch Dämpfung mittels weiterer passiver vorgeschalteter Gatewiderstände erforderlich wird, in der gleichen Großenordnung wie bisher zunehmen. Gegenuber den bisherigen Lösungen wird durch die Zusatzkapazitat CZGD eine Verringerung der Schaltverluste erreicht.
  • Dazu weist das Halbleiterbauelement 1 gemäß 1C einen internen Gatewiderstand 3 zwischen einer internen Steuerelektrode 28 und einem externen Steueranschluss 35 auf. Auf den externen Steueranschluss 35 kann von außen über einen Gateanschluss G zugegriffen werden. Neben dem Gatewiderstand 3, der in dieser Ausführungsform der Erfindung neben Bahnwiderständen im Halbleiterkörper auch Leiterbahnwiderstände auf dem Halbleiterkörper sowie teilweise auch Widerstände von Verbindungselementen zu dem Gateanschluss G umfasst, weist das Halbleiterbauelement 1 eine interne Kapazität CGD zwischen der internen Steuerelektrode 28 und einer Elektrode 29 auf, auf die von außen durch einen Drainanschluss D in dieser Ausführungsform der Erfindung zugegriffen werden kann.
  • Wie oben bereits erwähnt, sind diese internen Komponenten eines RC-Gliedes im Steuerkreis eines modernen Leistungshalbleiterbauelements 1 deutlich gegenüber herkömmlichen MOS-Feldeffekttransistoren verkleinert, sodass aufgrund der geringen Zeitkonstante aus internem Gatewiderstand 3 bzw. RG und interner Kapazität CGD eine steile Flanke für di/dt beim Abschalten des Halbleiterbauelements 1 auftritt. Diese steile Schaltflanke kann in Zusammenwirken mit parasitären Induktivitäten, sobald die sich durch Bondverbindungen und andere Leiterbahnlagen auf z. B. Zwischenplatinen ergeben, zu Oszillationen führen, die für nicht angepasste Applikationen zum Versagen des Halbleiterbauelements führen können. Um die steilen Flanken beim Abschalten des Halbleiterbauelements 1 bzw. beim Abkommutieren zu dämpfen, kann anstelle des bisher üblichen zusätzlichen externen Widerstands, der die Schaltverluste nachteilig herauf setzt, ein monolithisch integrierter Zusatzkondensator 4 zwischen dem externen Steueranschluss 35 und der Elektrode 29 angeordnet werden. Dazu weist der Zusatzkondensator 4 eine monolithisch integrierte Zusatzkapazität CZGD auf. Eine weitere Eigenschaft von kleinen Bauelementen ist, dass sie eine kleinere Ausgangskapazitat haben, und dadurch auch ohne Änderung im Steuerkreis bei gleichem Laststrom steilere du/dt aufweisen als große Bauelemente.
  • Bei einem Halbleiterbauelement mit einer Durchbruchspannung von 600 V ist diese monolithisch integrierte Zusatzkapazität CZGD für Drain-Sourcespannungen UDS < USDn kleiner als die interne Kapazität CGD mit CZGD < CGD. Dabei ist UDSn eine Source-Drain-Spannung, die etwa zwischen einem Zwanzigstel und der Hälfte der Durchbruchspannung liegt.
  • Bei Spannungen UDS gleich oder größer UDSn ist die monolithisch integrierte Zusatzkapazität CZGD größer als die interne Kapazität CGD mit CZGD ≥ CGD, so dass eine solche Zusatzkapazitat CZGD die Gateladung nur unwesentlich vergrößern wurde, da diese im Wesentlichen durch die Kapazitäten bei kleinen Spannungen bestimmt ist. Da jedoch der steile Anstieg der Spannung du/dt im Abschaltvorgang wesentlich von der internen Kapazität CGD bestimmt wird, kann eine additive Zusatzkapazität CZGD eines Zusatzkondensators 4 wie im Ersatzschaltbild in 1C gezeigt, den Abschaltvorgang in der entscheidenden Phase am Ende des Miller-Plateaus verlangsamen und somit das di/dt begrenzen.
  • Eine zusätzliche Kapazität CZGD erhöht zwar auch die Schaltverluste, jedoch durch die verbesserte Robustheit des Halbleiterbauelements gegen Oszillation kann nun in der Applikation im Gegenzug ein deutlich kleinerer zusatzlicher Gatewiderstand verwendet werden, was den Effekt der erhohten Schaltverluste in dem erfindungsgemäßen Halbleiterbauelement überwiegt, so dass insgesamt durch das Einbringen der Zusatzkapazität CZGD die Schaltverluste vermindert werden.
  • Mit den nachfolgenden 2 bis 10 wird die konkrete Umsetzung der in den 1A bis 1C gezeigten Ersatzschaltbilder erläutert.
  • 2 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers 2 eines Halbleiterbauelements 1 vor Aufbringen eines Verbindungselements gemäß einer Ausführungsform der Erfindung, wie sie bereits das Ersatzschaltbild der 1A zeigt. Das Halbleiterbauelement 1 weist einen Zellbereich 24 auf, in dem aktive Transistorzellen angeordnet sind, deren Driftstrecke n-leitende Driftzonen 42 und p-leitende Ladungskompensationszonen 37 aufweist. Der Zellbereich 24 wird von Eck- 11 und Randbereichen umgeben.
  • Der Halbleiterkörper 2 weist in den Eck- 11 und Randbereichen ein Driftstreckenmaterial 21 auf, das teilweise auf dem Potenzial des Drainanschlusses D liegt.
  • Der Zellbereich 24 ist schematisch in 2 nur teilweise dargestellt, da sich die Erfindung auf die Gestaltung von Eck- 11 und Randbereichen bezieht, die mit dem Zellbereich 24 in Wirkverbindung stehen, zumal die Gestaltung von Eck- 11 und Randbereichen mit der Vielzahl von internen Gateelektroden des Zellbereichs 24 elektrisch zu verbinden ist. Der Drainanschluss D mit seiner Elektrode 29 bildet in den Eck-11 und Randbereichen mit dem n+-leitenden Substrat 38 eine Kondensatorplatte 7. Das n-leitende Driftmaterial 21, ist geringer dotiert als das hochdotierte n+-leitende Substrat 38 und wird bei anliegender Sperrspannung weitgehend ausgeräumt. Somit liefert es nur einen geringen Beitrag zu einer Ausbildung einer Zusatzkapazität CZGD in den Eck- 11 und Randbereichen.
  • Um in den Eck- 11 und Randbereichen einen Zuatzkondensator 4 monolithisch zu integrieren weist die Oberseite 27 des Halbleiterkörpers 2 in den Eck- 11 und Randbereichen eine dielektrische Schicht 8 beispielsweise aus einem Siliziumoxid oder Siliziumnitrid auf. Diese dielektrische Schicht 8 kann sich bis in den Zellbereich 24 erstrecken und dort Gateelektroden und Sourceelektroden voneinander isolieren. Auf der dielektrischen Schicht 8 ist mindestens in den Eckbereichen 11 eine Metallisierung angeordnet, die eine obere erste Kondensatorplatte 6 bildet, so dass insgesamt durch das Metallisieren von Eckbereichen 11 eines Halbleiterchips 5 eine Zusatzkapazität CZGD geschaffen wird. Die Kapazität CZGD kann noch vergrößert werden, wenn nicht nur die Eckbereiche 11 mit einer elektrisch leitenden Fläche 34 versehen werden, sondern auch die Randbereiche, wobei die Randbereiche eines derartigen Halbleiterchips 5 im Allgemeinen deutlich schmaler sind.
  • Für die auf der Oberseite 43 der dielektrischen Schicht 8 liegende erste Kondensatorfläche 6 kann jedoch auch eine horizontale Feldplatte herangezogen werden, die derartige Halbleiterbauelemente 1 in Eck- 11 und Randbereichen umgibt. Auch eine bereits existierende Gate-Feldplatte kann in den Eck- 11 und Randbereichen durch eine zusätzliche elektrisch leitende Fläche 34 in ihrer Kapazität vergrößert werden.
  • Wird jedoch eine Drain-Feldplatte, die als so genannter „Channel Stopper“ im Randbereich derartiger Halbleiterbauelemente 1 angeordnet ist, als Zusatzkondensator 4 genutzt, muss diese dem Drainpotential der Halbleiterkörperrückseite gegenüberliegende Drain-Feldplatte noch mit dem Gateanschluss oder einer Gate-Feldplatte verbunden werden, ohne die Spannungsfestigkeit des Halbleiterchips 5 im Randbereich zu schwächen oder die eventuell dazwischen angeordneten metallischen Strukturen wie Feldringe auf der Oberseite 27 des Halbleiterkörpers 2 kurzzuschließen. Entsprechende Möglichkeiten auf einem Halbleiterchip 5 zeigen die nachfolgenden 3 bis 5.
  • Die Größe der Zusatzkapazität CZGD wird so gewählt, dass die gesamte Gate-Drain-Kapazität bei Drain-Source-Spannungen oberhalb der halben Durchbruchspannung mindestens das 1,25 fache der internen Gate-Drain-Kapazität CGD beträgt. Durch diese zusätzliche Gate-Drain-Kapazität CZGD werden die Schaltflanken des Halbleiterbauelements 1 gezielt verlangsamt. Durch Anbringen einer elektrisch leitenden Schicht 34 zusätzlich auf dem Eck- 11 und/oder den Randbereichen des Halbleiterkörpers 2 kann eine weitgehend spannungsunabhängige Kapazität auf dem Halbleiterchip 5 zusätzlich monolithisch integriert werden, die bei kleinen Drainspannungen die interne Gate-Drain-Kapazität CGD unwesentlich verändert, jedoch bei größeren Spannungen zu einer merklichen Erhohung der internen Gate-Drain-Kapazität CGD führt. Genau genommen ist die Kapazität nur dann spannungsunabhangig, wenn an der Oberseite des Halbleiterkörpers eine hochdotierte (nicht ausraumbare) Schicht liegt. Ansonsten bildet sich eine Raumladungszone aus und die Kapazität ist damit spannungsabhängig.
  • Je nach verfügbarer Fläche auf der Oberseite 27 des Halbleiterkörpers 2 ist es möglich, auch das 1,5-fache, 2-fache oder 3-fache der Gate-Drain-Kapazität CGD zu erreichen, um ein Abschalten des Halbleiterbauelements 1 durch ein vergrößertes RC-Glied zu verwirklichen, ohne den internen Gatewiderstand durch externe Gatewiderstande zu vergrößern.
  • 3 zeigt einen schematischen Querschnitt durch den Teilbereich gemäß 2 nach Aufbringen eines Verbindungselements 9. Mit diesem Verbindungselement 9 in Form eines Bonddrahts wird die erste Kondensatorfläche 6 des monolithisch integrierten Zusatzkondensators 4 mit der internen Steuerelektrode 28 oder dem externen Steueranschluss 35, wie es die 1A bis 1C zeigen, in Wirkverbindung gebracht, während eine zweite Kondensatorfläche 7 mit der Elektrode 29 in Wirkverbindung steht, die durch die Rückseitenmetallisierung des Halbleiterkörpers 2 des Halbleiterbauelements 1 realisiert ist. Die dazwischen angeordnete dielektrische Schicht 8 wird durch ein Aufbringen eines Halbleiteroxids auf die Oberseite 27 des Halbleiterkörpers 2 verwirklicht. Dabei wird die Dicke w der dielektrischen Schicht, die in diesem Fall Siliziumdioxid aufweist, an die Durchbruchspannung in der Weise angepasst, dass sie der maximal moglichen Durchbruchspannung UDS-max des Halbleiterbauelements 1 standhält, zumal auf der unteren Kondensatorflache 7 meist das Drainpotential anliegt und auf der oberen Kontaktfläche 6 uber die elektrische Verbindung 9 das Steuerelektrodenpotential über die externe Gateelektrode angeboten wird.
  • 4 zeigt eine schematische Draufsicht auf ein Halbleiterbauelement 1 gemäß einer Ausführungsform der Erfindung. Fur dieses Halbleiterbauelement 1 wurden sowohl die Eckbereiche 11, 12, 13 und 14 als auch die Randbereiche 15, 16, 17 und 18 mit einer elektrisch leitenden Fläche 34 beschichtet. Diese elektrisch leitende Fläche 34 kann als strukturierte Fläche gleichzeitig mit der Endmetallisierung eines derartigen Halbleiterbauelements 1 entstehen oder während einer Zwischenmetallisierung aufgebracht werden. Zwischen dieser elektrisch leitenden Fläche 34, die eine erste Kondensatorflache 6 bildet, und der ringförmigen Gateelektrode bzw. einer horizontalen Gatefeldplatte als Steueranschluss 35, die mit der Vielzahl von Gateelektroden des Zellbereichs 24 in Wirkverbindung steht, kann ein horizontaler Feldplattenring 36 angeordnet sein, der zu überbrücken ist. In jedem Fall liegt aber in diesem Bereich der Hochvoltrand des Bauelements, der nicht mit der Überbrückung in Wirkverbindung stehen darf.
  • Deshalb wird bei dieser Ausführungsform der Erfindung ein Bonddraht als Bondverbindung 9 zur Überbrückung der Metallisierung des Feldplattenringes 36, der seinerseits auf Drainpotenzial liegen kann, eingesetzt. Die Metallisierung auf den Randseiten 15, 16, 17 und 18 ist üblicherweise zu schmal, um eine bondbare Fläche vorzusehen. Wird auf eine Metallisierung der Randbereiche 15, 16, 17 und 18 jedoch verzichtet, so können für jeden Eckbereich 11, 12, 13 und 14 Bondverbindungen auf der Oberseite 27 des Halbleiterchips angebracht werden, um die vorhandene interne Kapazität CGD durch einen Zusatzkondensator beispielsweise auf das 1,25fache des Wertes der internen Kapazitat CGD bei etwa der Hälfte der Durchbruchspannung des vorliegenden Halbleiterbauelements 1 zu bringen.
  • 5 zeigt eine schematische Draufsicht auf einen Eckbereich 11 der Ausführungsform der Erfindung gemäß 4, wobei die metallisierten Bereiche der Oberseite 27 schraffiert dargestellt sind und hier der Eckbereich 11 im Detail gezeigt wird. Der äußere Bereich stellt eine strukturierte elektrisch leitende Schicht 32 dar, die eine feste Kondensatorfläche 6 des Zusatzkondensators bildet. Durch das Verbindungselement 9, in Form eines Bonddrahtes, werden optionale horizontale Feldringe oder -platten überbrückt. Diese Randstruktur und Eckstruktur sind bis auf die strukturierte elektrisch leitende Schicht 32 im Eckbereich 11 bei modernen Hochleistungsfeldeffekttransistoren vorhanden. Das elektrische Verbindungselement 9 überbrückt sowohl die Drain-Feldplatte 39 als auch die Feldplatte mit Feldring 36 und stellt einen direkten Kontakt mit einer Gateelektrode als Steueranschluss 35 her. Der Steueranschluss 35 umgibt den zentralen Zellbereich 24 mit einer Vielzahl von aktiven Transistorzellen, wobei dieser aktive Zellbereich 24 als oberste Metallisierung den externen Sourceanschluss S für eine weitere Elektrode 33 aufweist.
  • Die Verbindung des Zusatzkondensators in den Eckbereichen 11 zum Gateanschluss oder zu einem Gatefeldring oder zu einer Gate-Feldplatte wird über den bereits oben erwähnten Bonddraht geschaffen. Eine direkte Verbindung der Gate-Feldplatte über eine Leiterbahn im Eckbereich 11 des Halbleiterchips 5 zur Gateelektrode im aktiven Zellbereich 24 des Halbleiterchips 5 ist nicht möglich, weil der Rand des Bauelements sonst seine Sperrfähigkeit verliert. Es muss also ein hinreichend großer Abstand zwischen dem Verbindungselement 9 und der Chipoberfläche 27 eingehalten werden, was mit Hilfe eines Bonddrahts, z. B. von einem Eckbereich 11 zum Gateanschluss bzw. zu einer Anschlussfläche auf z. B. einem Flachleiterrahmen geführt wird, auf einfache Weise erreicht werden kann.
  • Ein Verfahren zur Herstellung von mehreren Halbleiterchips 5 zur Herstellung eines Halbleiterbauelements 1, wie es in 5 gezeigt wird, weist die nachfolgenden Verfahrensschritte auf. Zunächst wird ein Halbleiterwafer aus einem Halbleiterkörper 2 mit Halbleiterbauteilstrukturen in Halbleiterchippositionen, die MOSFET- und/oder IGBT-Strukturen mit Steuerelektroden 28 auf der Oberseite 27 des Halbleiterwafers und mindestens einer Elektrode 29 auf der Ruckseite 31 des Halbleiterwafers aufweisen, strukturiert. Nach dem Strukturieren des Halbleiterwafers wird eine dielektrische Schicht, welche die Steuerelektroden von mindestens einer weiteren Elektrode auf der Oberseite 27 des Halbleiterwafers isoliert, aufgebracht. Danach erfolgt ein Aufbringen einer strukturierten elektrisch leitenden Schicht 32 in den Eck- 11 oder Randbereichen auf die dielektrische Schicht, wobei die elektrisch leitende Schicht 32 derart strukturiert wird, dass auch eine weitere Elektrode 33 der Oberseite 27 und die Steuerelektroden von ihr getrennt kontaktiert werden, und in den Eck- 11 oder Randbereichen der Halbleiterchippositionen eine zusatzliche elektrisch leitende Fläche 34 eines zusätzlichen Kondensators gebildet wird.
  • Die elektrisch leitende Fläche 34 ist damit die erste Kondensatorfläche 6 des Zusatzkondensators 4, die mit einem Verbindungselement 9 ausgestattet wird, um den Zusatzkondensator 4, der aus der Eck- und/oder Randbereichmetallisierung besteht, mit dem Gateanschluss G des Halbleiterbauelements 1, zu verbinden. Dieses Aufbringen eines Verbindungselements 9 kann durch Bonden eines Bonddrahts von dem Eckbereich zu dem Gateanschluss G erfolgen. Damit ist ein zusätzlicher Kapazitätsbereich außerhalb des Zellbereichs 24 verwirklicht, der auf der Oberseite 27 des Halbleiterchips 5 realisiert ist und mit einem Bonddraht an die Gatemetallisierung angeschlossen ist.
  • 6 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers 2 eines Halbleiterbauelements 20 gemäß einer weiteren Ausfuhrungsform der Erfindung. Diese Ausführungsform der Erfindung kommt ohne einen Bonddraht aus und vergroßert lediglich eine horizontale Gate-Feldplatte 19, die mit den Gateanschlüssen des zentralen Zellbereichs 24 in Verbindung steht. Ferner erhöht sie die Kapazität einer derartigen Gate-Feldplatte, indem das Drainpotential mit einer hohen n+-Dotierstoffzone 22 vom Chiprand, der wegen der Kristallschädigung entlang der Sägekante in ohmscher Verbindung mit der Chiprückseite 31 steht, bis unter die Gatefeldplatte 19 gezogen wird.
  • Dadurch entsteht im Überlappungsbereich der gewünschte zusätzliche Kondensator 4 mit einer Zusatzkapazität CZGD. Das dazwischen angeordnete Oxid muss so dick mit einer Dicke w ausgelegt werden, dass es die komplette Sperrspannung des Halbleiterbauelements 20 aufnehmen kann. Dabei können am Innenrand 23 der hohen n+-Dotierstoffzone 22 überhöhte Feldspitzen auftreten, die zu einem vorzeitigen Durchbruch des Halbleiterbauelements 20 führen könnten. Um diesem entgegenzuwirken kann entweder die Dicke w auf eine größere Dicke W erhöht werden oder es kann, wie es die nächste Figur zeigt, durch Gestaltung der hochdotierten Zone 22 zu einer Kondensatorplatte 7 eine Ausbildung von überhöhten Feldspitzen vermieden werden.
  • 7 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkorpers 2 eines Halbleiterbauelements 30 gemäß einer weiteren Ausführungsform der Erfindung. Bei diesem Halbleiterbauelement 30 weist der Innenrand 23 ein Gebiet mit variabler Dotierung auf, die in Richtung auf den Zellbereich hin mit ihrer Dotierstoffkonzentration abnimmt. Dadurch werden sich ausbildende Aquipotenzial-Linien zwischen der Gate-Feldplatte 19 als erste Kondensatorfläche 6 und der n+-leitenden Zone 22 als zweite Kondensatorplatte 7 am Innenrandbereich 23 nicht derart haufen, dass es zu erhöhtem elektrischem Feld und damit zu vorzeitigen Felddurchbrüchen kommt.
  • 8 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers 2 eines Halbleiterbauelements 40 gemäß einer weiteren Ausfuhrungsform der Erfindung. Bei dieser Ausführungsform der Erfindung wird die Ausbildung von Feldspitzen am Innenrand 23 der hochdotierten n+leitenden Zone 22 dadurch vermieden, dass eine größere Dicke W der isolierenden Schicht in der Umgebung des Innenrands 23 aufgebracht wird. Ein derartiges Aufbringen kann auch dadurch geschehen, dass zunächst eine Schicht mit einer großen Dicke W abgeschieden wird und anschließend direkt gegenuberliegend zur hochdotierten n+-leitenden Zone 22 die Oxidschicht auf eine Dicke w zuruckgeatzt wird, so dass diese kleine Dicke w ausreicht, um die maximal auftretende Durchbruchspannung des Halbleiterbauelements 40 ohne Durchschläge oder Kurzschlüsse überstehen zu können. Die anschließende strukturierte Metallisierung kann dieser Kontur der gestuften Oxiddicke folgen und eine gestufte Gate-Feldplatte 19 ausbilden.
  • 9 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers 2 eines Halbleiterbauelements 50 gemäß einer weiteren Ausfuhrungsform der Erfindung, wobei die gestufte Dicke mit W und w beibehalten wird und zusätzlich der Innenrand 23 der hochdotierten Zone 22 mit einem Gebiet mit variabler Dotierstoffkonzentration ausgestattet wird. Ferner ist es möglich, wie die nachfolgende Figur zeigt, auch Feldringe zwischen der hochdotierten Zone im Randbereich und der Struktur des Zellbereichs 24 anzuordnen. Die Anzahl derartiger Feldringe kann beliebig hoch sein wie die nächste Figur zeigt.
  • 10 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterkörpers 2 eines Halbleiterbauelements 60 gemäß einer weiteren Ausführungsform der Erfindung. Bei dieser Ausfuhrungsform der Erfindung sind zwischen dem Innenrand 23 der hochdotierten Zone 22 in dem Halbleiterkörper 2 p-leitende Feldringe 36 angeordnet, deren Zahl beliebig hoch sein kann, wobei im Bereich dieser Feldringe 36 das darüber angeordnete isolierende Oxid einer dielektrischen Schicht 8 eine große Dicke W aufweist. Andererseits können die Feldringe auch mit der Ausführungsform ohne die gestufte Dicke der dielektrischen Schicht kombiniert werden. Mit Hilfe dieser Feldringe 36 konnen Feldspitzen am Ende des aktiven Bereichs des Transistors reduziert werden.
  • Das Einbringen dieser hochdotierten Zone 22 erfolgt noch vor dem Aufbringen der dielektrischen Schicht 8 auf den Eckbereich 11 der Halbleiterpositionen des Halbleiterkörpers 2, so dass auf dem Halbleiterwafer weitere Kondensatorflachen des Zusatzkondensators oberflachennah eingebracht werden. Ein gradueller Übergang bzw. eine graduelle Abnahme der Störstellenkonzentration in Richtung wie es in den 7 und 9 gezeigt wird, auf einen zentralen Zellbereich 24 des Halbleiterkorpers 2 kann beispielsweise durch eine entsprechend vorbereitete Ionenimplantation mit nachfolgender Diffusion erreicht werden.
  • Um aus dem Halbleiterwafer mit einer Vielzahl von Halbleiterchippositionen mehrere Halbleiterbauelemente zu schaffen, wird nach dem Fertigstellen des Halbleiterwafers ein Auftrennen desselben in einzelne Halbleiterchips 5 erfolgen. Danach können die Halbleiterchips 5 auf einen Bauelementtrager mit mehreren Außenkontakten und gegebenenfalls mehreren Halbleiterbauelementpositionen aufgebracht werden. Danach werden Bauelementelektroden der Halbleiterchips mit Kontaktanschlussflachen des Bauelementträgers verbunden.
  • Ein derartiger Bauelementträger hat üblicherweise mehrere Halbleiterbauelementpositionen, so dass nach dem Aufbringen der Verbindungselemente nun der Träger aufgetrennt wird und der Halbleiterchip mit den Verbindungselementen in ein Halbleiterbauelementgehäuse eingebracht wird. Das Halbleiterbauelementgehäuse kann auch vor dem Auftrennen des Trägers unter Einschließen der einzelnen Halbleiterchips und der Verbindungselemente hergestellt werden und anschließend der Schaltungsträger in einzelne Halbleiterbauelemente getrennt werden.
  • Nach derartigen Verfahrensschritten stehen dann Halbleiterbauelemente zur Verfügung, die in ihrem Abkommutierungsverhalten gedämpft sind und somit einen verlangsamten Anstieg der nach dem Abschalten sich aufbauenden Spannung im Halbleiterbauelement ermöglichen. Eine derart gedämpfte Schaltflanke schützt die Applikationsschaltung vor oszillatorischen Schwingungen.

Claims (21)

  1. Halbleiterbauelement aufweisend: eine interne Kapazität (CGD) zwischen einer internen Steuerelektrode (28) und einer Elektrode (29); einen monolithisch integrierten Zusatzkondensator (4), der zwischen der internen Steuerelektrode (28) oder einem externen Steueranschluss (35) und der Elektrode (29) angeordnet ist, wobei der Zusatzkondensator (4) aufweist: eine monolithisch integrierte Zusatzkapazität (CZGD), eine erste Kondensatorfläche (6) aus elektrisch leitendem Material, die mit der internen Steuerelektrode (28) in Wirkverbindung steht, eine zweite Kondensatorfläche (7), die mit der Elektrode (29) in Wirkverbindung steht, und eine zwischen den Kondensatorflächen (6, 7) angeordnete dielektrische Schicht (8), wobei die erste Kondensatorfläche (6) Eckbereiche und/oder Randbereiche eines Halbleiterchips (5) bedeckt und über mindestens eine Bonddrahtverbindung (9) mit der internen Steuerelektrode (28) elektrisch in Verbindung steht.
  2. Halbleiterbauelement aufweisend: eine interne Kapazität (CGD) zwischen einer internen Gateelektrode (28) und einer Elektrode (29); einen monolithisch integrierten Zusatzkondensator (4), der zwischen der internen Gateelektrode (28) oder einem externen Steueranschluss (35) und der Elektrode (29) angeordnet ist, wobei das Halbleiterbauelement eine vertikale Driftzone (42) aufweist, und wobei der Zusatzkondensator (4) aufweist: eine monolithisch integrierte Zusatzkapazität (CZGD), eine erste Kondensatorfläche (6), eine zweite Kondensatorfläche (7), die mit der Elektrode (29) in Wirkverbindung steht, und eine zwischen den Kondensatorflächen angeordnete dielektrische Schicht (8), wobei die erste Kondensatorfläche (6) eine horizontale Feldplatte aufweist, die mit der internen Gateelektrode (28) verbunden ist, und die zweite Kondensatorfläche (7) unterhalb der horizontalen Feldplatte auf der gleichen Seite des Halbleiterkörpers (5) angeordnet ist und eine hochdotierte oberflächennahe Zone (22) gleichen Leitungstyps wie ein Driftstreckenmaterial (21) aufweist.
  3. Halbleiterbauelement nach Anspruch 1, wobei das Halbleiterbauelement einen internen Gatewiderstand aufweist, der zwischen der internen Steuerelektrode (28) und einem externen Steueranschluss (G), auf den von außen zugegriffen werden kann, angeordnet ist.
  4. Halbleiterbauelement nach Anspruch 2, wobei das Halbleiterbauelement einen internen Gatewiderstand aufweist, der zwischen der internen Gateelektrode (28) und einem externen Steueranschluss (G), auf den von außen zugegriffen werden kann, angeordnet ist.
  5. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei die monolithisch integrierte Zusatzkapazität (CZGD) kleiner ist als die interne Kapazität (CGD), wenn eine Drain-Sourcespannung kleiner ist als ein Wert (UDSn), der zwischen einem Zwanzigstel und der Hälfte einer Durchbruchspannung liegt.
  6. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei die monolithisch integrierte Zusatzkapazität (CZGD) größer ist als die interne Kapazität (CGD), wenn eine Drain-Sourcespannung größer ist als ein Wert (UDSn), der zwischen einem Zwanzigstel und der Hälfte der Durchbruchspannung liegt.
  7. Halbleiterbauelement nach Anspruch 1, wobei die zwei te Kondensatorfläche (7) von einem Driftstreckenmaterial (21) der Eckbereiche des Halbleiterchips (5) gebildet wird.
  8. Halbleiterbauelement nach Anspruch 1, wobei die zweite Kondensatorfläche (7) von einem Driftstreckenmaterial (21) der Eckbereiche und der Randbereiche des Halbleiterchips (5) gebildet wird.
  9. Halbleiterbauelement nach Anspruch 2, wobei die hochdotierte oberflächennahe Zone (22) einen Innenrand aufweist, der in Richtung auf einen zentralen Zellbereich des Halbleiterchips ausgerichtet ist.
  10. Halbleiterbauelement nach Anspruch 9, wobei der Innenrand ein Gebiet mit variierter lateraler Dotierung (VLD-Gebiet) aufweist.
  11. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei die dielektrische Schicht (8) auf der Oberseite des Halbleiterchips (5) angeordnet ist und eine Dicke aufweist, deren elektrische Spannungsfestigkeit größer ist als eine Durchbruchsspannung des Halbleiterbauelements.
  12. Halbleiterbauelement nach Anspruch 11, wobei die Dicke der dielektrischen Schicht (8) unterhalb der Feldplatte variiert.
  13. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei das Halbleiterbauelement ein Leistungshalbleiterbauelement aufweist.
  14. Halbleiterbauelement nach Anspruch 1, wobei die Steuerelektrode (28) eine isolierte Gateelektrode eines MOSFETs oder eines IGBTs ist und wobei die Elektrode (29) eine Drainelektrode eines MOSFET oder die Kollektorelektrode eines IGBTs ist.
  15. Halbleiterbauelement nach Anspruch 2, wobei die Elektrode (29) eine Drainelektrode eines MOSFET oder die Kollektorelektrode eines IGBTs ist.
  16. Verfahren zur Herstellung von mehreren Halbleiterchips, wobei das Verfahren folgende Verfahrensschritte aufweist: - Strukturieren eines Halbleiterwafers aus einem Halbleiterkörper mit Halbleiterbauteilstrukturen in Halbleiterchippositionen, die MOSFET- und/oder IGBT-Strukturen mit jeweils einer Steuerelektrode auf der Oberseite des Halbleiterwafers und mindestens einer Elektrode (29) auf der Rückseite des Halbleiterwafers aufweisen; - Aufbringen einer dielektrische Schicht (8), welche die Steuerelektroden von mindestens einer weiteren Elektrode auf der Oberseite des Halbleiterwafers isoliert; - Aufbringen einer strukturierten elektrisch leitenden Schicht (34) auf die dielektrische Schicht (8), wobei die elektrisch leitende Schicht (34) die weitere Elektrode der Oberseite und die Steuerelektroden getrennt kontaktiert und in den Eck- und/oder Randbereichen der Halbleiterchippositionen eine zusätzliche elektrisch leitende Fläche (6) eines zusätzlichen Kondensators (4) aufweist; - Aufbringen einer Bonddrahtverbindung (9) zwischen der zusätzlichen elektrisch leitenden Fläche (34) auf den Eck- und/oder Randbereichen und der Steuerelektrode.
  17. Verfahren zur Herstellung von mehreren Halbleiterchips, wobei das Verfahren folgende Verfahrensschritte aufweist: - Strukturieren eines Halbleiterwafers aus einem Halbleiterkörper mit Halbleiterbauteilstrukturen in Halbleiterchippositionen, die MOSFET- und/oder IGBT-Strukturen mit jeweils einer Gateelektrode auf der Oberseite des Halbleiterwafers, einer vertikalen Driftzone (42) und mindestens einer Elektrode (29) auf der Rückseite des Halbleiterwafers aufweisen; - Oberflächennahes Einbringen einer hochdotierten Zone (22) gleichen Leitungstyps wie ein Driftstreckenmaterial (21) als eine Kondensatorfläche eines zusätzlichen Kondensators in den Randbereichen der Halbleiterpositionen des Halbleiterkörpers auf der Oberseite des Halbleiterwafers; - Aufbringen einer dielektrischen Schicht (8), welche die Gateelektrode von mindestens einer weiteren Elektrode auf der Oberseite des Halbleiterwafers isoliert; - Aufbringen einer strukturierten elektrisch leitenden Schicht (34) auf die dielektrische Schicht, wobei die elektrisch leitende Schicht die weitere Elektrode der Oberseite und die Gateelektroden getrennt kontaktiert und in den Eck- und/oder Randbereichen der Halbleiterchippositionen eine zusätzliche elektrisch leitende Fläche des zusätzlichen Kondensators aufweist, wobei die Fläche des zusätzlichen Kondensators mit der Gateelektrode verbunden wird.
  18. Verfahren nach Anspruch 17, wobei ein Innenrand der hochdotierten Zone (22) derart dotiert wird, dass sich eine graduelle Abnahme der Störstellenkonzentration in Richtung auf einen zentralen Zellenbereich des Halbleiterkörpers ergibt.
  19. Verfahren nach Anspruch 16 oder Anspruch 17, wobei beim Aufbringen der strukturierten elektrisch leitenden Schicht (34) eine horizontale Feldplatte, die mit der Steuerelektrode oder der Gateelektrode elektrisch verbunden wird, vorgesehen wird.
  20. Verfahren nach Anspruch 17, wobei beim Aufbringen der dielektrischen Schicht eine Oxidschichtdicke variiert wird.
  21. Verfahren zur Herstellung von mehreren Halbleiterbauelementen, wobei das Verfahren gemäß einem der Ansprüche 16 bis 19 weiterhin aufweist: - Herstellung von Halbleiterwafern mit Halbleiterchipstrukturen gemäß Anspruch 18 oder Anspruch 19; - Auftrennen des Halbleiterwafers in einzelne Halbleiterchips; - Aufbringen der Halbleiterchips auf einen Bauelementträger mit mehreren Außenkontakten in mehreren Halbleiterbauteilpositionen; - Verbinden von Bauelementelektroden der Halbleiterchips mit Kontaktanschlussflächen des Bauelementträgers, die mit Außenkontakten des Halbleiterbauelements elektrisch in Verbindung stehen; - Aufbringen eines Halbleiterbauelementgehäuses unter Einschließen der einzelnen Halbleiterchips und der Verbindungselemente; - Auftrennen des Schaltungsträgers in einzelne Halbleiterbauelemente.
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* Cited by examiner, † Cited by third party
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864167A (en) 1997-01-17 1999-01-26 U.S. Philips Corporation Semiconductor device
DE10261464A1 (de) 2002-03-07 2003-10-02 Mitsubishi Electric Corp Isolierte Gatehalbleitervorrichtung mit einer Grabenstruktur
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