KR20000061468A - 전압 승압 회로 - Google Patents

전압 승압 회로 Download PDF

Info

Publication number
KR20000061468A
KR20000061468A KR1019990010522A KR19990010522A KR20000061468A KR 20000061468 A KR20000061468 A KR 20000061468A KR 1019990010522 A KR1019990010522 A KR 1019990010522A KR 19990010522 A KR19990010522 A KR 19990010522A KR 20000061468 A KR20000061468 A KR 20000061468A
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
voltage
output
power
Prior art date
Application number
KR1019990010522A
Other languages
English (en)
Other versions
KR100295677B1 (ko
Inventor
천봉재
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990010522A priority Critical patent/KR100295677B1/ko
Publication of KR20000061468A publication Critical patent/KR20000061468A/ko
Application granted granted Critical
Publication of KR100295677B1 publication Critical patent/KR100295677B1/ko

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dc-Dc Converters (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 전압 승압 회로에 관한 것으로, 종래 기술에 있어서 인가되는 전원전압이 1V이하의 저전원전압일 경우, 복수의 엔모스 트랜지스터의 문턱전압에 의해 전압강하가 발생함으로써, 원하는 전압으로 승압시킬수 없는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 전원전압의 레벨에 따라 승압비를 조절하는 전압 승압 회로에 있어서 피모스 트랜지스터로 구성된 전원공급부를 통해 전원전압을 공급함으로써, 저전원전압에서의 문턱전압에 의한 동작 특성 저하를 방지하는 효과가 있다.

Description

전압 승압 회로{VOLTAGE BOOSTER CIRCUIT}
본 발명은 전압 승압 회로에 관한 것으로, 특히 전원전압의 레벨을 검출하여 그 레벨에 따라 전원전압을 승압시켜 출력하는 전압 승압 회로에 있어서 피모스 트랜지스터를 이용하여 상기 전원전압을 공급하여 저전원전압에서의 동작 특성 저하를 방지하도록 한 전압 승압 회로에 관한 것이다.
도 1은 종래 전압 승압 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 전원전압(VCC)의 레벨을 검출하여 저전원전압이면 고전위를 출력하고, 고전원전압이면 저전위를 출력하는 전원전압 검출기(10)와; 상기 전원전압 검출기(10)의 출력신호(VDS)와 클럭신호(CLK)를 입력받아 이를 부정곱연산하여 출력하는 부정곱게이트(NAND)와; 상기 부정곱게이트(NAND)의 출력신호를 소정시간(d) 지연시켜 출력하는 지연기(20)와; 상기 지연기(20)의 출력신호를 입력받아 이를 반전하여 출력하는 인버터(INV)와; 각각 클럭신호(Φp)를 게이트에 입력받아 도통제어되어 드레인의 전원전압(VCC)을 소오스로 출력하는 제1,제2 엔모스 트랜지스터(NM1)(NM2)와; 일측이 클럭신호(CLK)가 인가되는 클럭단에 연결되고, 타측이 제1 노드(N1)를 통해 상기 제1 엔모스 트랜지스터(NM1)의 소오스에 연결된 제1 커패시터(C1)와; 일측이 상기 인버터(INV)의 출력단에 연결되고, 타측이 제2 노드(N2)를 통해 상기 제2 엔모스 트랜지스터(NM2)의 소오스에 연결된 제2 커패시터(C2)와; 게이트와 드레인으로 상기 제1 노드(N1)의 전압을 공통입력받아 도통제어되어 상기 제1 노드(N1)의 전압을 제2 노드(N2)로 출력하는 제3 엔모스 트랜지스터(NM3)와; 각각 게이트와 드레인으로 공통인가되는 상기 제1,제2 노드(N1)(N2)의 전압을 소오스의 출력단(OUT)으로 출력하는 제4,제5 엔모스 트랜지스터(NM4)(NM5)로 구성되며, 이와같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 2 및 도 3의 각부 전압 파형도를 참조하여 상세히 설명하면 다음과 같다.
우선, 도 2와 같이 클럭신호(Φp)가 고전위로 인가되어 엔모스 트랜지스터 (NM1)(NM2)가 턴온되어 각각 노드(N1)(N2)로 전원전압(VCC)이 출력된다.
이때, 상기 인가되는 전원전압(VCC)이 고전원전압인 경우, 전원전압 검출기(10)는 상기 전원전압(VCC)의 레벨을 검출하여 도 2의 (a)와 같이 저전위의 전압 검출 신호(VDS)를 출력하게 된다.
따라서, 상기 전원전압 검출기(10)의 저전위 출력신호(VDS)를 입력받은 부정곱 게이트(NAND)는 클럭신호(CLK)의 레벨에 상관없이 저전위를 출력하게 되고, 상기 부정곱 게이트(NAND)의 저전위 신호는 지연기(20)를 통해 인버터(INV)에서 반전되어 제2 커패시터(C2)로 인가된다.
이때, 상기 클럭신호(CLK)가 도 2의 구간(가)와 같이 저전위로 인가되면, 제1 커패시터(C1)는 상기 제1 엔모스 트랜지스터(NM1)를 통해 인가되는 전원전압(VCC)이 축적되나, 제2 커패시터(C2)는 양단에 전원전압(VCC)을 인가받아 축척되지 않는다.
따라서, 도 2의 (c)(d)와 같은 상기 제1,제2 노드(N1)(N2)의 전압(VCC)에 의해 각각 제4,제5 엔모스 트랜지스터(NM4)(NM5)가 턴온되므로, 상기 제4,제5 엔모스 트랜지스터(NM4)(NM5)를 통해 출력단(OUT)으로 전원전압(VCC)이 출력된다.
그리고, 상기 클럭신호(CLK)가 도 2의 구간(나)와 같이 고전위로 인가되면, 제1 노드(N1)의 전압은 도 2의 (c)와 같이 2배의 전원전압(2VCC)으로 승압되며, 상기 제1 노드(N1)의 2배의 전원전압(2VCC)은 제3 엔모스 트랜지스터(NM3)를 통해 제2 노드(N2)로 출력된다.
그리고, 상기 제1,제2 노드(N1)(N2)의 전압(2VCC)에 의해 상기 제4,제5 엔모스 트랜지스터(NM4)(NM5)가 턴온되므로, 2배의 전원전압(2VCC)인 상기 제1,제2 노드(N1)(N2)의 전압은 각각 상기 제4,제5 엔모스 트랜지스터(NM4)(NM5)를 통해 출력단(OUT)으로 출력된다.
그리고, 도 3과 같이 상기 클럭신호(Φp)가 고전위로 인가되어 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)가 턴온되어 각각 제1,제2 노드(N1)(N2)로 전원전압(VCC)이 출력될 때 인가되는 전원전압(VCC)이 저전원전압인 경우, 전원전압 검출기(10)는 도 3의 (a)와 같이 고전위의 전압 검출 신호(VDS)를 출력하게 되며, 상기 전원전압 검출기(10)의 고전위 출력신호(VDS)를 입력받은 부정곱 게이트(NAND)는 상기 클럭신호(CLK)를 반전하여 출력하게 된다.
그리고, 상기 클럭신호(CLK)가 도 3의 구간(가)와 같이 저전위로 인가되면, 제1 커패시터(C1)는 상기 제1 엔모스 트랜지스터(NM1)를 통해 인가되는 전원전압(VCC)이 축적됨과 아울러 상기 부정곱게이트(NAND)는 고전위를 지연기(20)로 출력하게 되고, 상기 지연기(20)는 이를 소정시간(d) 지연시켜 출력하게 된다.
따라서, 상기 지연기(20)의 출력신호는 인버터(INV)에 의해 반전되어 출력되므로, 제2 커패시터(C2)는 상기 제2 엔모스 트랜지스터(NM2)를 통해 인가되는 전원전압(VCC)을 축척하게 된다.
그리고, 상기 클럭신호(CLK)가 도 3의 구간(나)와 같이 고전위로 인가되면, 상기 제1 커패시터(C1)에 2배의 전원전압(2VCC)이 축척됨과 아울러 상기 고전위 클럭신호(CLK)를 입력받은 상기 부정곱게이트(NAND)는 저전위를 출력하게 되고, 이는 지연기(20)에서 지연되어 출력된다.
즉, 상기 제1 노드(N1)의 전압(2VCC)은 제3 엔모스 트랜지스터를 턴온시켜 제2 노드(N2)로 출력되어 상기 제2 커패시터(C2)에 2배의 전원전압(2VCC)이 축적된 후, 상기 지연기(20)에서 상기 부정곱게이트(NAND)의 저전위 출력신호를 상기 인버터(INV)에서 반전하여 출력하게 된다.
따라서, 상기 제2 커패시터(C3)에 3배의 전원전압(3VCC)이 축적되며, 상기 제2 노드(N2)의 전압(3VCC)이 상기 제5 엔모스 트랜지스터(NM5)를 통해 출력단(OUT)으로 출력된다.
따라서, 상기 클럭 신호(CLK)가 고전위일 때 인에이블되는 전압 승압 회로는 인가되는 전원전압(VCC)의 레벨에 따라 고전원전압이면 제1 커패시터(C1)를 이용하여 1차 승압(single boost)하여 2배의 전원전압(2VCC)을 출력하게 되며, 상기 전원전압(VCC)이 저전원전압이면 제1,제2 커패시터(C1)(C2)를 이용하여 2차 승압(double boost)하여 3배의 전원전압(3VCC)을 출력하게 된다.
상기와 같이 종래의 기술에 있어서 인가되는 전원전압이 1V이하의 저전원전압일 경우, 복수의 엔모스 트랜지스터의 문턱전압에 의해 전압강하가 발생함으로써, 원하는 전압으로 승압시킬수 없는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 전원전압의 레벨에 따라 전원전압의 승압비를 조절하는 전압 승압 회로에 있어서 피모스 트랜지스터를 이용하여 상기 전원전압을 공급하여 저전원전압에서의 동작 특성 저하를 방지하도록 한 전압 승압 회로를 제공함에 그 목적이 있다.
도 1은 종래 전압 승압 회로의 구성을 보인 회로도.
도 2는 도 1에서 전원전압이 고전원전압일 경우, 각 부의 입출력 전압 파형도.
도 3은 도 1에서 전원전압이 저전원전압일 경우, 각 부의 입출력 전압 파형도.
도 4는 본 발명 전압 승압 회로의 구성을 보인 회로도.
도 5는 도 4에서 전원전압이 고전원전압일 경우, 각 부의 입출력 전압 파형도.
도 6은 도 4에서 전원전압이 저전원전압일 경우, 각 부의 입출력 전압 파형도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 전원공급부 110,120 : 전원출력부
INV1,INV2 : 인버터 PM1∼PM4 : 피모스 트랜지스터
NM1∼NM5 : 엔모스 트랜지스터 NAND : 부정곱게이트
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 전원전압의 레벨을 검출하여 저전원전압이면 고전위를 출력하고, 고전원전압이면 저전위를 출력하는 전원전압검출기와; 상기 전원전압검출기의 출력신호와 클럭신호를 입력받아 이를 부정곱연산하여 출력하는 부정곱게이트와; 상기 부정곱게이트의 출력신호를 소정시간 지연시켜 출력하는 지연기와; 상기 지연기의 출력신호를 입력받아 이를 반전하여 출력하는 제1 인버터와; 일측으로 입력되는 클럭신호와 타측으로 제1 노드를 통해 입력되는 전원전압에 의해 전압을 승압시키는 제1 커패시터와; 일측으로 입력되는 상기 인버터의 출력신호와 타측으로 제2 노드를 통해 입력되는 전원전압에 의해 전압을 승압시키는 제2 커패시터와; 게이트와 드레인이 공통연결되어 상기 제1 노드의 승압전압을 소오스의 제2 노드로 출력하는 제1 엔모스 트랜지스터와; 게이트와 드레인이 공통연결되어 각각 상기 제1,제2 커패시터에서 승압된 제1,제2 노드의 전압을 소오스로 출력하는 제2,제3 엔모스 트랜지스터로 구성한 전압 승압 회로에 있어서 상기 클럭신호를 입력받아 전원전압을 상기 제1,제2 노드를 통해 제1,제2 커패시터의 타측으로 공급하는 전원공급부를 더 포함하여 구성한 것을 특징으로 한다.
상기 전원공급부의 구성은 클럭신호를 입력받아 이를 반전하여 출력하는 제1 인버터와; 각각 상기 제1 인버터의 출력신호의 제어를 받아 전원전압을 각각 제1,제2 노드로 출력하는 제1,제2 전원출력부로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명 전압 승압 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 전원전압(VCC)의 레벨을 검출하여 저전원전압이면 고전위를 출력하고, 고전원전압이면 저전위를 출력하는 전원전압 검출기(10)와; 상기 전원전압 검출기(10)의 출력신호(VDS)와 클럭신호(CLK)를 입력받아 이를 부정곱연산하여 출력하는 부정곱게이트(NAND)와; 상기 부정곱게이트(NAND)의 출력신호를 소정시간(d) 지연시켜 출력하는 지연기(20)와; 각각 상기 지연기(20)의 출력신호 및 클럭신호(CLK)를 반전하여 출력하는 제1,제2 인버터(INV1)(INV2)와; 각각 제3 노드(N3)를 통해 인가되는 상기 제2 인버터(INV2)의 출력신호에 의해 전원전압(VCC)을 출력하는 제1,제2 전원출력부(110)(120)와; 일측으로 입력되는 클럭신호(CLK)와 타측으로 제1 노드(N1)를 통해 입력되는 상기 제1 전원출력부(110)의 전원전압(VCC)에 의해 전압을 승압시키는 제1 커패시터(C1)와; 일측으로 입력되는 상기 인버터(INV1)의 출력신호와 타측으로 제2 노드(N2)를 통해 입력되는 상기 제2 전원출력부(120)의 전원전압(VCC)에 의해 전압을 승압시키는 제2 커패시터(C2)와; 게이트와 드레인이 공통연결되어 상기 제1 노드(N1)의 전압을 소오스의 제2 노드(N2)로 출력하는 엔모스 트랜지스터(NM3)와; 게이트와 드레인이 공통연결되어 각각 상기 제1,제2 커패시터(C1)(C2)에서 승압된 제1,제2 노드(N1)(N2)의 전압을 소오스의 출력단(OUT)으로 출력하는 엔모스 트랜지스터(NM4)(NM5)로 구성한다.
그리고, 상기 제1 전원출력부(110)는 소오스가 접지되어 게이트로 노드(N3)를 통해 인가되는 상기 인버터(INV2)의 출력신호에 의해 도통제어되는 엔모스 트랜지스터(NM1)와; 게이트에 상기 엔모스 트랜지스터(NM1)의 드레인이 연결되고 소오스에 전원전압(VCC)을 입력받아 드레인 및 서브스트레이트를 통해 상기 제1 노드(N1)로 출력하는 피모스 트랜지스터(PM1)와; 소오스 및 서브스트레이트가 상기 피모스 트랜지스터(PM1)의 드레인에 연결되고 드레인이 상기 엔모스 트랜지스터(NM1)의 드레인에 연결되며, 게이트로 노드(N3)를 통해 인가되는 상기 인버터(INV2)의 출력신호에 의해 도통제어되는 피모스 트랜지스터(PM2)로 구성하며, 상기 제2 전원출력부(120)는 소오스가 접지되어 게이트로 상기 노드(N3)를 통해 인가되는 인버터(INV2)의 출력신호에 의해 도통제어되는 엔모스 트랜지스터(NM2)와; 게이트에 상기 엔모스 트랜지스터(NM2)의 드레인이 연결되고 소오스에 전원전압(VCC)을 입력받아 드레인 및 서브스트레이트를 통해 상기 제2 노드(N2)로 출력하는 피모스 트랜지스터(PM3)와; 소오스 및 서브스트레이트가 상기 피모스 트랜지스터(PM3)의 드레인에 연결되고 드레인이 상기 엔모스 트랜지스터(NM2)의 드레인에 연결되며, 게이트에 인가되는 상기 인버터(INV2)의 출력신호에 의해 도통제어되는 피모스 트랜지스터(PM4)로 구성하며, 이와같이 구성한 본 발명에 따른 동작과정을 도 5 및 도 6의 각부 전압 파형도를 참조하여 상세히 설명한다.
우선, 도 5와 같이 인가되는 전원전압(VCC)이 고전원전압인 경우, 전원전압 검출기(10)는 상기 전원전압(VCC)의 레벨을 검출하여 도 5의 (a)와 같이 저전위의 전압 검출 신호(VDS)를 출력하며, 상기 전원전압 검출기(10)의 저전위 출력신호(VDS)를 입력받은 부정곱 게이트(NAND)는 클럭신호(CLK)의 레벨에 상관없이 저전위를 출력하고, 상기 부정곱 게이트(NAND)의 저전위 신호는 지연기(20)에 의해 소정시간(d) 지연된 후 인버터(INV1)에서 반전되어 제2 커패시터(C2)로 인가된다.
이때, 상기 클럭신호(CLK)가 도 5의 구간(가)와 같이 저전위로 인가되면, 제2 인버터(INV2)는 상기 저전위 클럭신호(CLK)를 반전하여 노드(N3)를 통해 제1,제2 전원출력부(110)(120)로 인가한다.
즉, 각각 노드(N3)를 통해 상기 제2 인버터(INV2)의 고전위 출력신호를 게이트에 인가받은 상기 제1,제2 전원출력부(110)(20)내 피모스 트랜지스터(PM2)(PM4)는 턴오프되나, 엔모스 트랜지스터(NM1)(NM2)가 턴온됨에 따라 피모스 트랜지스터(PM1)(PM3)가 턴온되므로, 상기 전원출력부(110)(120)는 각각 상기 피모스 트랜지스터(PM1)(PM3)를 통해 인가되는 전원전압(VCC)을 제1,제2 노드(N1)(N2)를 통해 커패시터(C1)(C2)로 인가한다.
따라서, 양단에 전원전압(VCC)을 인가받은 제2 커패시터(C2)는 축척되지 않으나, 양단에 저전위 클럭신호(CLK)와 전원전압(VCC)을 인가받은 제1 커패시터(C1)는 상기 제1 전원출력부(110)에서 인가되는 전원전압(VCC)을 축적한다.
따라서, 상기 제1,제2 노드(N1)(N2)의 전압에 의해 각각 엔모스 트랜지스터(NM4)(NM5)가 턴온되므로, 상기 제1,제2 노드(N1)(N2)의 전압(VCC)을 상기 엔모스 트랜지스터(NM4)(NM5)를 통해 출력단(OUT)으로 출력한다.
그리고, 상기 클럭신호(CLK)가 도 5의 구간 (나)와 같이 고전위로 인가되면, 상기 인버터(INV2)는 이를 반전하여 저전위를 상기 제1,제2 전원출력부(110)(120)로 출력하므로, 상기 엔모스 트랜지스터(NM1)(NM2)가 턴오프되나 피모스 트랜지스터(PM2)(PM4)가 턴온됨에 따라 상기 피모스 트랜지스터(PM1)(PM3)는 상기 제1,제2 노드(N1)(N2)의 전원전압(VCC)에 의해 턴오프된다.
이때, 상기 제1 커패시터(C1)는 2배의 전원전압(2VCC)이 축척됨과 아울러 상기 제1 커패시터(C1)에 축적된 제1 노드(N1)의 전압(2VCC)은 제3 엔모스 트랜지스터(NM3)를 통해 제2 노드(N2)로 출력하고, 상기 제1,제2 노드(N1)(N2)의 전압에 의해 상기 엔모스 트랜지스터(NM4)(NM5)가 턴온되므로, 2배의 전원전압(2VCC)인 상기 제1,제2 노드(N1)(N2)의 전압을 각각 상기 엔모스 트랜지스터(NM4)(NM5)를 통해 출력단(OUT)으로 출력한다.
그리고, 도 6과 같이 인가되는 전원전압(VCC)이 저전원전압인 경우, 상기 전원전압 검출기(10)는 도 6의 (a)와 같이 고전위의 전압 검출 신호(VDS)를 출력하며, 상기 전원전압 검출기(10)의 고전위 출력신호(VDS)를 입력받은 부정곱 게이트(NAND)는 상기 클럭신호(CLK)를 반전하여 출력한다.
여기서, 상기 클럭신호(CLK)가 도 6의 구간(가)와 같이 저전위로 인가되면, 상기 인버터(INV2)는 상기 저전위 클럭신호(CLK)를 반전하어 제1,제2 전원출력부(110)(120)로 인가한다.
따라서, 상기 인버터(INV2)의 고전위 출력신호를 게이트에 인가받은 상기 제1,제2 전원출력부(110)(120)내 피모스 트랜지스터(PM2)(PM4)는 턴오프되나 엔모스 트랜지스터(NM1)(NM2)가 턴온됨에 따라 상기 피모스 트랜지스터(PM1)(PM3)가 턴온되므로, 상기 제1,제2 전원출력부(110)(120)는 각각 전원전압(VCC)을 노드(N1)(N2)로 인가한다.
이때, 상기 부정곱게이트(NAND)는 고전위를 지연기(20)로 출력하고, 상기 지연기(20)는 이를 소정시간(d) 지연시켜 출력하며, 상기 지연기(20)의 출력신호는 인버터(INV1)에 의해 반전되어 출력되므로 상기 제1,제2 커패시터(C1)(C2)는 각각 상기 제1,제2 전원출력부(110)(120)에서 인가되는 전원전압(VCC)을 축척한다.
그리고, 상기 클럭신호(CLK)가 도 6의 구간 (나)와 같이 고전위로 인가되면, 상기 인버터(INV2)는 이를 반전하여 저전위를 상기 제1,제2 전원출력부(110)(120)로 출력하므로, 상기 엔모스 트랜지스터(NM1)(NM2)가 턴오프되나 피모스 트랜지스터(PM2)(PM4)가 턴온됨에 따라 상기 피모스 트랜지스터(PM1)(PM3)는 턴오프된다.
그리고, 상기 고전위 클럭신호(CLK)를 입력받은 상기 제1 커패시터(C1)는 2배의 전원전압(2VCC)을 축척함과 아울러 상기 고전위 클럭신호(CLK)를 입력받은 상기 부정곱게이트(NAND)에서 저전위를 출력하면, 이를 입력받은 지연기(20)는 이를 소정시간(d) 지연시켜 출력한다.
여기서, 상기 제1 커패시터(C1)에 축적된 전압은 엔모스 트랜지스터(NM3)를 턴온시켜 제2 노드(N2)의 전압은 2배의 전원전압(2VCC)이 된 후, 상기 지연기(20)의 저전위 출력신호가 상기 인버터(INV1)를 통해 반전되어 상기 제2 커패시터(C2)로 인가되므로, 상기 제2 노드(N2)는 3배의 전원전압(3VCC)으로 승압되며, 상기 제2 노드(N2)의 전압(3VCC)은 상기 엔모스 트랜지스터(NM5)를 통해 출력단(OUT)으로 출력한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 전원전압의 레벨에 따라 승압비를 조절하는 전압 승압 회로에 있어서 피모스 트랜지스터로 구성된 전원공급부를 통해 전원전압을 공급함으로써, 저전원전압에서의 문턱전압에 의한 동작 특성 저하를 방지하는 효과가 있다.

Claims (3)

  1. 전원전압의 레벨을 검출하여 저전원전압이면 고전위를 출력하고, 고전원전압이면 저전위를 출력하는 전원전압검출기와; 상기 전원전압검출기의 출력신호와 클럭신호를 입력받아 이를 부정곱연산하여 출력하는 부정곱게이트와; 상기 부정곱게이트의 출력신호를 소정시간 지연시켜 출력하는 지연기와; 상기 지연기의 출력신호를 입력받아 이를 반전하여 출력하는 제1 인버터와; 일측으로 입력되는 클럭신호와 타측으로 제1 노드를 통해 입력되는 전원전압에 의해 전압을 승압시키는 제1 커패시터와; 일측으로 입력되는 상기 인버터의 출력신호와 타측으로 제2 노드를 통해 입력되는 전원전압에 의해 전압을 승압시키는 제2 커패시터와; 게이트와 드레인이 공통연결되어 상기 제1 노드의 승압전압을 소오스의 제2 노드로 출력하는 제1 엔모스 트랜지스터와; 게이트와 드레인이 공통연결되어 각각 상기 제1,제2 커패시터에서 승압된 제1,제2 노드의 전압을 소오스로 출력하는 제2,제3 엔모스 트랜지스터로 구성한 전압 승압 회로에 있어서 상기 클럭신호를 입력받아 전원전압을 상기 제1,제2 노드를 통해 제1,제2 커패시터의 타측으로 공급하는 전원공급부를 더 포함하여 구성한 것을 특징으로 하는 전압 승압 회로.
  2. 제1항에 있어서, 상기 전원공급부는 클럭신호를 입력받아 이를 반전하여 출력하는 제1 인버터와; 각각 상기 제1 인버터의 출력신호의 제어를 받아 전원전압을 각각 제1,제2 노드로 출력하는 제1,제2 전원출력부로 구성하여 된 것을 특징으로 하는 전압 승압 회로.
  3. 제2항에 있어서, 상기 제1,제2 전원출력부는 소오스가 접지되어 게이트에 제1 인버터의 출력신호를 입력받아 도통제어되는 엔모스 트랜지스터와; 게이트에 상기 엔모스 트랜지스터의 드레인이 연결되고 소오스에 전원전압을 입력받아 드레인 및 서브스트레이트를 통해 출력하는 제1 피모스 트랜지스터와; 소오스 및 서브스트레이트가 상기 제1 피모스 트랜지스터의 드레인에 연결되고 드레인이 상기 엔모스 트랜지스터의 드레인에 연결되며, 게이트에 인가되는 상기 제1 인버터의 출력신호에 의해 도통제어되는 제2 피모스 트랜지스터로 각각 구성하여 된 것을 특징으로 하는 전압 승압 회로.
KR1019990010522A 1999-03-26 1999-03-26 전압 승압 회로 KR100295677B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990010522A KR100295677B1 (ko) 1999-03-26 1999-03-26 전압 승압 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990010522A KR100295677B1 (ko) 1999-03-26 1999-03-26 전압 승압 회로

Publications (2)

Publication Number Publication Date
KR20000061468A true KR20000061468A (ko) 2000-10-16
KR100295677B1 KR100295677B1 (ko) 2001-07-12

Family

ID=19577881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990010522A KR100295677B1 (ko) 1999-03-26 1999-03-26 전압 승압 회로

Country Status (1)

Country Link
KR (1) KR100295677B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160056414A (ko) * 2014-11-11 2016-05-20 대우조선해양 주식회사 마찰 교반 접합 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160056414A (ko) * 2014-11-11 2016-05-20 대우조선해양 주식회사 마찰 교반 접합 장치

Also Published As

Publication number Publication date
KR100295677B1 (ko) 2001-07-12

Similar Documents

Publication Publication Date Title
US6885723B2 (en) Shift-register circuit
JPH1188147A (ja) レベルシフト回路
KR900017299A (ko) 반도체 메모리 어레이 워드라인용 전압 부스트 클럭 회로
JP2002247838A (ja) 昇圧回路及びドレイン、ソース間電圧緩和型インバータ回路
TW403911B (en) Boosted voltage driver
US5369320A (en) Bootstrapped high-speed output buffer
US7030684B2 (en) High voltage switch circuit of semiconductor device
US7545128B2 (en) Regulator circuit
KR960042726A (ko) 외부제어신호에 적응 동작하는 승압회로를 갖는 반도체 메모리 장치
KR920005479A (ko) Mos드라이버회로
KR100295677B1 (ko) 전압 승압 회로
US10157645B2 (en) Booster circuit and non-volatile memory including the same
US5059816A (en) High speed booster circuit
JP3601901B2 (ja) 昇圧回路
KR100218333B1 (ko) 부트-스트랩프 회로
KR960019978A (ko) 펄스 발생기
KR100316982B1 (ko) 2개의 ｎ-채널 ｍｏｓ 트랜지스터로 구성된 푸시풀형 출력회로를 갖는 반도체 메모리 장치
KR950012459A (ko) 다(多)비트 출력 메모리 회로용 출력 회로
KR100572839B1 (ko) 한 쌍의 상보 신호선 상의 불필요하게 된 전하를 이용하는 반도체 장치
KR0154728B1 (ko) 고전압 발생기를 가지는 반도체 메모리 장치의 초기 충전회로
KR100289398B1 (ko) 주소천이 검출신호 덧셈회로
KR0140126B1 (ko) 고주파 동작용 데이타 출력버퍼
JP4281358B2 (ja) パルス昇圧回路
KR200326693Y1 (ko) 반도체 메모리 장치의 차아지 펌프회로
JP2978668B2 (ja) チャージポンプ回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090427

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee