KR20000056731A - 에이치.디.엘.씨 데이터의 통신 에러 방지 장치 - Google Patents

Abstract

본 발명은 메인 CPU 카드와 여러 장의 슬롯 카드 사이에서 무작위로 HDLC 데이터를 교환하는 경우에도 충돌 및 에러 없이 원활한 통신이 이루어질 수 있도록 한 HDLC 데이터의 통신 에러 방지 장치에 관한 것이다.

본 발명의 HDLC 데이터의 통신 에러 방지 장치는 장치의 전반적인 동작을 제어하는 메인 CPU 카드; 적어도 두 개 이상의 슬롯 카드 및 상기 CPU 카드와 상기 각각의 슬롯 카드들 사이의 HDLC 데이터를 송/수신하는 공용의 HDLC 데이터의 송신선 및 수신선을 포함하여 이루어지고, 상기 각각의 슬롯 카드는 상기 HDLC 데이터 송신선의 데이터 상태를 피이드백 받아 상기 데이터의 상태가 "1"이 적어도 6개 이상 연속하는 지를 검출한 후에 상기 검출 결과에 따른 HDLC 데이터 송신선의 아이들 상태 점검 신호를 출력하는 아이들 점검 수단 및 상기 아이들 점검 수단의 동작을 제어하고, 상기 아이들 점검 수단으로부터의 아이들 상태 점검 신호에 따라 자체의 HDLC 데이터의 송신 여부를 결정하는 마이크로 프로세서를 포함하여 이루어진다.

Description

에이치.디.엘.씨 데이터의 통신 에러 방지 장치{COMMUNICATION ERROR PREVENTION APPARATUS FOR HDLC DATA}

본 발명은 HDLC 데이터의 통신 에러 방지 장치에 관한 것으로, 특히 사설 구내 교환기 내 각 슬롯 카드 간의 패킷 데이터 통신 프로토콜인 HDLC를 사용함에 있어서 상호 간의 데이터 충돌을 사전에 인지 및 감시하여 에러 없는 통신을 행할 수 있도록 한 HDLC 데이터의 통신 에러 방지 장치에 관한 것이다.

일반적으로 사설 구내 교환기 내의 각 장치, 즉 슬롯 카드에 있는 마이크로 프로세서와 메인 CPU(Central Processor Unit) 간에 정보 신호 및 제어 신호를 송/수신함에 있어서는 상호 간에 패킷 형태의 데이터(HDLC: High Level Data Link Control)를 사용한다.

HDLC 프로토콜은 8 비트의 플래그, 8 비트의 제어 정보로 이루어진 헤더(Header)가 있고, 그 다음에는 임의의 길이의 데이터 비트들이 오고, 마지막 16 비트 프레임 검사용 정보와 8 비트의 플래그가 오는, 프레임 단위의 패킷 전송 프로토콜이다. HDLC 데이터는 송신 측에서는 5 개의 연속적인 "1" 다음에는 "0"을 삽입하여 보내고 수신측은 이를 제거하여 데이터를 검출한다.

그러나, 전술한 바와 같은 사설 구내 교환기 내의 HDLC 송/수신 장치에 있어서는 메인 CPU 카드와 어느 하나의 슬롯 카드만 데이터 교환을 하는 경우에는 별 문제가 없지만 메인 CPU 카드와 여러 장의 슬롯 카드가 상호 간에 무작위로 데이터 교환을 하는 경우에는 충돌이 일어날 가능성이 다분함에도 불구하고 종래에는 이를 방지할 수 있는 대책이 없었다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 메인 CPU 카드와 여러 장의 슬롯 카드 사이에서 무작위로 HDLC 데이터를 교환하는 경우에도 충돌 및 에러 없이 원활한 통신이 이루어질 수 있도록 한 HDLC 데이터의 통신 에러 방지 장치를 제공하는데 그 목적이 있다.

전술한 목적을 달성하기 위한 본 발명의 HDLC 데이터의 통신 에러 방지 장치는 장치의 전반적인 동작을 제어하는 메인 CPU 카드; 적어도 두 개 이상의 슬롯 카드 및 상기 CPU 카드와 상기 각각의 슬롯 카드들 사이의 HDLC 데이터를 송/수신하는 공용의 HDLC 데이터의 송신선 및 수신선을 포함하여 이루어지고, 상기 각각의 슬롯 카드는 상기 HDLC 데이터 송신선의 데이터 상태를 피이드백 받아 상기 데이터의 상태가 "1"이 적어도 6개 이상 연속하는 지를 검출한 후에 상기 검출 결과에 따른 HDLC 데이터 송신선의 아이들 상태 점검 신호를 출력하는 아이들 점검 수단 및 상기 아이들 점검 수단의 동작을 제어하고, 상기 아이들 점검 수단으로부터의 아이들 상태 점검 신호에 따라 자체의 HDLC 데이터의 송신 여부를 결정하는 마이크로 프로세서를 포함하여 이루어진다.

전술한 구성에서, 상기 마이크로 프로세서로부터 HDLC 데이터의송신 후에 상기 송신된 HDLC 데이터가 상기 피이드백된 데이터와 동일한 지의 여부를 비교하고, 상기 비교 결과에 따라 HDLC 데이터의 충돌 여부를 검출하는 충돌 검출 수단을 더 구비시킬 수 있으며, 이 경우에 상기 마이크로 프로세서는 상기 충돌 검출 수단의 동작을 제어하고, 상기 충돌 검출 수단으로부터의 충돌 검출이 확인된 경우에는 자체의 HDLC 데이터의 송신을 즉각 중단시키도록 동작한다.

그리고, 상기 아이들 점검 수단 및 충돌 검출 수단은 CPLD IC 상에서 구현하는 것이 바람직하다.

도 1은 본 발명의 HDLC 데이터의 통신 에러 방지 장치의 전체적인 블록 구성도,

도 2는 도 1에서 HDLC 데이터 송신 신호선의 아이들 상태 확인 회로도,

도 3은 도 1에서 HDLC 데이터 출력 후 데이터 충돌 감지 회로도,

도 4는 도 1에서 각 신호의 출력 타이밍도이다.

*** 도면의 주요 부분에 대한 부호의 설명 ***

A, B, N: 슬롯 카드, 1: CPU 카드,

10: 마이크로 프로세서, 20: CPLD IC,

21, 22, 31, 35, 36: D-플립플롭, 23: 쉬프트 레지스터,

24,33: AND 게이트, 25, 32: OR 게이트,

34: XOR 게이트

이하에는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 HDLC 데이터의 통신 에러 방지 장치에 대해서 상세하게 설명한다.

HDLC 프로토콜에서는 데이터의 형식상 "1"이 6 개 이상 연속된다는 것은 HDLC 송/수신 라인이 사용되고 있지 않음을 이용하는 것으로 본 발명의 장치에서는이를 CPLD IC(Complex Programmable Logic Device Integrated Circuit)로 구현한 회로로 검출하여 HDLC 송/수신 라인이 아이들(Idle) 상태에 있음을 확인하는 것이다.

도 1은 본 발명의 HDLC 데이터의 통신 에러 방지 장치의 전체적인 블록 구성도이다. 도 1에 도시한 바와 같이, 본 발명의 HDLC 데이터 통신 에러 방지 장치는 한 장의 메인 CPU 카드(1)와 여러 장의 슬롯 카드(A),(B),(N)로 이루어진 사설 구내 교환기에서 각각의 슬롯 카드(A),(B),(N)에 마이크로 프로세서(10) 및 적절하게 프로그래밍된 CPLD IC(20)를 구비하여 이루어진다. 도 1에서 보이는 신호선의 의미를 마이크로 프로세서(10)를 기준으로 하여 간략하게 설명하면 다음과 같다:

/RST(O); 리셋 출력,

HDLC_CLK(O); 예를 들어, 512[KHz] 클럭 신호 출력,

HDLC_TXDA(O); HDLC 데이터 출력,

HDLC_RXDA(I); HDLC 데이터 입력,

/IDLE_FIND_START(O); HDLC 신호선이 아이들 상태인 지 검출을 시작하라는 출력 신호,

/IDLE_FIND_END(O); HDLC 신호선이 아이들 상태인 지의 여부를 검출했다는 출력 신호,

/COLL_FIND_START(O); HDLC 데이터 출력 신호가 다른 슬롯 카드의 신호와 충돌하는 지 검출을 시작하라는 신호,

/COLL_FIND_END(O); HDLC 데이터 출력 신호가 다른 슬롯 카드의 신호와 충돌하는 지 검출하는 것을 종료하라는 출력 신호,

/IDLE_INT(I); HDLC 신호선이 아이들 상태라는 CPLD IC로부터의 입력 신호,

/COLL_INT(I); HDLC 데이터 출력 신호가 다른 슬롯 카드의 신호와 충돌했다는 CPLD IC로부터의 입력 신호,

TXDA_SENSE; CPLD IC의 HDLC 라인 상의 피이드백 신호이다. 그리고, 신호선 앞에 "/" 표시가 있는 것은 액티브 로우로 동작하는 것을 의미한다. 도 1에서 미설명 부호 41, 42는 3상태 버퍼를 나타내고, HDLC의 TXDA와 RXDA 라인은 CPU 카드(1)에서 풀-업(Full-Up)되어 있다.

도 2는 도 1에서 HDLC 데이터 송신 신호선의 아이들 상태 확인 회로도이고, 도 4는 도 1에서 각 신호의 출력 타이밍도이다. 도 2 및 도 4에 도시한 바와 같이, HDLC 데이터 송신 신호선의 아이들 상태 확인 회로는 두 개의 D 플립플롭(21),(22), 한 개의 직렬 쉬프트 레지스터(23), 한 개의 AND 게이트(24) 및 한 개의 OR 게이트(25)로 구성된다. 전술한 구성에서, 마이크로 프로세서(10)가 그 /IDLE_FIND_START 신호선이 'HIGH(H)'인 상태에서 /RTS 신호선을 통해 'LOW(L)'를 출력시키면 D-플립플롭(21)의 비반전 출력(Q1)이 'L'이 되고, D-플립플롭(22)의 반전 출력(/Q2), 즉 /IDLE_INT 신호선이 'H'가 된다.

이 상태에서, 마이크로 프로세서(10)가 그 /IDLE_FIND_START 신호선에 'L'을, 그리고 /RTS 신호선에 'H'를 출력하여 HDLC_TXDA 신호선의 아이들 상태 확인을 시작하라는 명령을 출력하면, D-플립플롭(21)의 비반전 출력(Q1)이 'H'가 되고, HDLC_TXDA 신호선의 데이터가 3상태 버퍼(41),(42) 및 TXDA_SENSE 신호선을 경유하여 직렬 쉬프트 레지스터(23)의 단자(Sa)로 입력된다. 이와 같은 동작 중에 도 4에 도시한 바와 같이, 512[KHz] 클럭의 매 액티브 하이 클럭이 연속하여 8개(6개 이상 연속되면 무방하나 본 실시예에서는 8개로 한다)가 입력될 때가지 TXDA_SENSE 신호가 'H'인 경우에는 D-플립플롭(22)의 D2 단자에 'H'가 입력되어 결과적으로 /IDLE_INT 신호가 'H'에서 'L'로 상태 반전된다. 따라서, 마이크로 프로세서(10)는 /IDLE_INT 신호를 입력받아 HDLC_TXDA 신호선이 아이들 상태인 지의 여부를 확인할 수 있게 된다. 이후에 마이크로 프로세서(10)는 그 /IDLE_FIND_END 신호선을 통해 'L'을 출력하여 /IDLE_INT 신호선이 'H'가 되게 하여 HDLC_TXDA 신호선의 아이들 상태의 확인을 종료한다.

도 3은 도 1에서 HDLC 데이터 출력 후 데이터 충돌 감지 회로도이다. 도 3에 도시한 바와 같이, 본 발명의 HDLC 데이터 출력 후 데이터 충돌 감지 회로는 3 개의 D-플립플롭((31),(35),(36), 한 개의 AND 게이트(33), 한 개의 OR 게이트(32) 및 한 개의 XOR 게이트(34)로 이루어진다. 먼저, 마이크로 프로세서(10)에서 /COLL_FIND_START 신호선을 'H'로 유지시킨 상태에서 /RST 신호선을 통해 'L'을 출력하면, D-플립플롭(31)의 비반전 출력(Q3)이 'L'로 되고, D-플립플롭(34)의 반전 출력(/Q4)이 'L'로 되고, D-플립플롭(36)의 반전 출력(/Q5)은, 즉 /COLL_INT 신호선이 'H'가 된다.

이 상태에서, 마이크로 프로세서(10)에서 그 /COLL_FIND_START 신호선에 'L'을 출력하고, 그 /RST 신호선에 'H'를 출력하여 HDLC_TXDA 신호선 상의 충돌 검출을 시작하라는 명령을 출력하면 D-플립플롭(31)의 비반전 출력(Q3)이 'H'가 되고, HDLC_TXDA 신호를 3상태 버퍼(41),(42)를 통과시켜 얻어진 TXDA_SENSE 신호와 마이크로 프로세서(10)에서 직접 출력한 HDLC_TXDA 신호가 XOR 게이트(34)로 입력된다. 그리고, XOR 게이트(34)의 출력은 D-플립플롭(31)의 비반전 출력(Q3)과 함께 AND 게이트(33)로 입력된다.

여기에서, XOR 게이트(34)의 출력은 양단 입력 신호의 위상이 같으면 'L', 다르면 'H'가 되기 때문에 만일 데이터의 충돌이 일어났다면 D-플립플롭(35)의 D4 입력 단자에는 'H'가 입력되고, 512[KHz]의 그 다음의 액티브 하이 엣지에서 D-플립플롭(35)의 비반전 출력(Q4)이 'L'에서 'H'로 상태 반전된다. 이어서, 이 신호가 D-플립플롭(36)의 클럭으로 입력되면 /COLL_INT 신호가 'H'에서 'L'로 상태 반전된다. 따라서, 마이크로 프로세서(10)는 이 신호를 입력받아 HDLC_TXDA 신호선이 충돌 상태인 지 검출할 수 있다. 이렇게 HDLC_TDXA 신호선의 충돌 여부를 검출한 후에 마이크로 프로세서(10)는 COLL_FIND_END 신호선에 'L'을 출력하여 /COLL_INT 신호선이 'H'가 되게 하여 HDLC_TXDA 신호선의 충돌 상태의 확인을 종료한다.

이상에서 설명한 것을 요약하면, CPLD IC의 3상태 버퍼를 통한 공용의 HDLC 신호선 상의 피드백 신호인 TXDA_SENSE 입력 신호를 기준으로 아이들 상태를 검출하여 /IDLE_INT를 출력한다. 또한, HDLC 데이터의 출력 신호가 다른 슬롯 카드의 신호와의 충돌 여부의 겸출은 HDLC_TXDA를 송출한 후에 CPLD IC의 HDLC 신호선 상의 피이드백 신호인 TXDA_SENSE와 비교하여 데이터가 동일한 지를 비교하여 충돌이 일어나는 지를 /COLL_INT 신호선으로로 출력한다. 만일, 충돌이 일어날 경우에는 각 슬롯 카드에서 아이들 상태를 확인한 시점이 거의 일치하였을 경우에 일어날 것이지만 대부분은 아이들 상태의 확인으로 회피할 수 있다. 그리고, 이렇게 충돌 발생을 확인한 경우에는 HDLC 데이터의 송신을 즉각적으로 중지시킴으로서 통신 에러가 발생하는 것을 방지하게 된다.

본 발명의 장치에서는 전술한 바와 같은 회로를 CPLD IC 상에서 프로그래밍하여 하드웨어적으로 구현함으로써 PCB 기판 상에 큰 어려움이 없이 쉽게 구현할 수 있도록 하였으며, 또한 본 장치를 단위 회로로 구성하여 각각의 슬롯 카드의 PCB 형상에 맞게 적용할 수도 있다.

본 발명의 HDLC 데이터의 통신 에러 방지 장치는 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다.

이상에서 설명한 바와 같은 본 발명의 HDLC 데이터의 통신 에러 방지 장치에 따르면, 사설 구내 교환기 내의 각 슬롯 카드 간의 HDLC 패킷 데이터를 송/수신함에 있어 상호 간의 공용 라인을 아무도 사용치 않는 것을 확인한 후에 데이터를 송신하고, 충돌 상태를 확인하여 충돌 발생 시에는 데이터의 송신을 즉시 중지시킴으로써 통신 에러의 발생을 효율적으로 방지하는 효가가 있다.

Claims (4)

1. 장치의 전반적인 동작을 제어하는 메인 CPU 카드; 적어도 두 개 이상의 슬롯 카드 및 상기 CPU 카드와 상기 각각의 슬롯 카드들 사이의 HDLC 데이터를 송/수신하는 공용의 HDLC 데이터의 송신선 및 수신선을 포함하여 이루어지고,

   상기 각각의 슬롯 카드는 상기 HDLC 데이터 송신선의 데이터 상태를 피이드백 받아 상기 데이터의 상태가 "1"이 적어도 6개 이상 연속하는 지를 검출한 후에 상기 검출 결과에 따른 HDLC 데이터 송신선의 아이들 상태 점검 신호를 출력하는 아이들 점검 수단 및

   상기 아이들 점검 수단의 동작을 제어하고, 상기 아이들 점검 수단으로부터의 아이들 상태 점검 신호에 따라 자체의 HDLC 데이터의 송신 여부를 결정하는 마이크로 프로세서를 포함하여 이루어진 HDLC 데이터의 통신 에러 방지 장치.
2. 제 1항에 있어서, 상기 장치는 상기 마이크로 프로세서로부터 HDLC 데이터의송신 후에 상기 송신된 HDLC 데이터가 상기 피이드백된 데이터와 동일한 지의 여부를 비교하고, 상기 비교 결과에 따라 HDLC 데이터의 충돌 여부를 검출하는 충돌 검출 수단을 더 구비하고,

   상기 마이크로 프로세서는 상기 충돌 검출 수단의 동작을 제어하고, 상기 충돌 검출 수단으로부터의 충돌 검출이 확인된 경우에는 자체의 HDLC 데이터의 송신을 즉각 중단하는 것을 특징으로 하는 HDLC 데이터의 통신 에러 방지 장치.
3. 제 1항 또는 제 2항에 있어서, 상기 피이드백된 데이터는 상기 HDLC 데이터 송신선의 데이터 상태를 3상태 버퍼를 통과시켜 얻어지는 것을 특징으로 하는 HDLC 데이터의 통신 에러 방지 장치.
4. 제 1항 또는 제 2항에 있어서, 상기 아이들 점검 수단 및 충돌 검출 수단은 CPLD IC 상에서 구현되는 것을 특징으로 하는 HDLC 데이터의 통신 에러 방지 장치.