KR19990003250A - 교환기 시스템에서 전송 메시지 충돌 방지 장치 및 그 방법 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야

HDLC버스 구조로된 교환기 시스템에서 하드웨어 모듈간의 메시지 전송 장치 및 방법에 관한 것이다.

나. 발명이 해결하고자 하는 기술적 과제

교환기 시스템에서 소정의 마스터 모듈과 슬레이브 모듈 간의 메시지 전송을 수행시, 상기 모듈간에 전송되는 메시지의 충돌을 해결하는 장치 및 방법을 제공 하고자 한다.

다. 발명의 해결방법의 요지

교환기 시스템에서 기존의 운영 프로그램 및 데이터베이스와 변경된 운영 프로그램 및 데이터베이스를 비교하여, 변경된 부분을 판별한 후, 상기 변경된 부분만을 상기 유지보수컴퓨터로 백업하는 교환기 시스템에서의 백업 방법을 제안한다.

라. 발명의 중요한 용도

HDLC버스 구조로된 사설 교환기 시스템의 하드웨어 모듈간의 메시지 전송을 수행하는 동작에서 이용된다.

Description

교환기 시스템에서 전송 메시지 충돌 방지 장치 및 그 방법

본 발명은 HDLC 버스 구조로된 교환기 시스템에서 소정의 하드웨어 모듈간의 메시지 전송 장치 및 방법에 관한 것으로, 특히 상기 모듈간의 메시지 전송시, 메시지 충돌 방지 장치 및 방법에 관한 것이다.

일반적으로, 교환기 시스템에서 UCS(Universal Card Slot)부에 장착되는 소정의 하드웨어 모듈간의 데이터 전송은 HDLC(High-Level Data Link Control)구조로된 버스를 통해 구현된다. 상기 HDLC버스는 데이터 전송 방식에 관한 프로토콜로서, 특히 동기 전송 프로토콜(Protocol)로 된 전송 방식이다.

이하 본 발명이 적용되는 기술 분야에 해당하는 교환기의 실예를 도 1을 참조하며 설명한다.

도 1은 통상적인 사설 교환기의 시스템 구성도이며, 상기 도 1에 나타난 시스템 캐비넷(Cabinet)은 빌딩 블록(Buliding Block)방식으로 1단에서 3단까지 사용자가 원하는 회선 만큼 구성될 수 있다. 이러한 구조를 쉘프(SHELF)구조라 하며 상기와 같이 3단일 경우는 A SHELF, B SHELF, C SHELF로 구성된다. UCS부에는 가입자 카드가 실장 되는 가입자 슬롯(Slot)으로 구성되며, 이러한 슬롯에는 시스템 데이터 베이스에 지정된 어떤 종류의 가입자 카드도 동일한 방식의 가입자 슬롯에 실장되어진다. 따라서, 사용자의 요구에 쉽게 가입자 구성을 바꿀 수 있도록 되어 있다. 이러한 가입자 카드들을 도 2에서는 모듈 A, 모듈B, 모듈C, 모듈D 등으로 표시 하며, 상기 모듈은 추가적으로 장착 가능하게 된다. 이러한 모듈간의 데이터 전송 방식은 상기 HDLC버스를 통해 구현되며, 상기 모듈들은 하나의 마스터(Master)모듈과 다수의 슬레이브(Slave)모듈들로 구성된다. 즉, 상기 모듈 A가 마스터 모듈이면, 이하 모듈들은 슬레이브 모듈로서 동작하게 되는데, 상기 슬레이브 모듈중, 두 개 이상의 슬레이브 모듈에서 상기 마스터 모듈로 HDLC메시지를 전송할 때 데이터간의 충돌이 발생하게 된다. 이때, 종래 교환기는 상기 모듈간의 메시지 전송을 위해 FIFO(First In First Out)방식이나, HDLC통신 링크를 이용하였다. 그러나, FIFO를 사용할 경우 데이터를 읽고 쓰는 도중에 발생한 오류를 복구할 수 있는 방법이 없게 된다. 또한 단순한 HDLC링크 만을 사용하는 경우, 상기 마스터 모듈과 다수의 슬레이브 모듈 간의 데이터 전송을 위해서는 상기 슬레이브 모듈수 만큼의 HDLC링크가 필요하게 되는 문제가 있었다. 이때 마스터 모듈은 상기 슬레이브 모듈수 만큼의 링크를 모두 관리해야 하며, 이에 따른 모니터링 기능이 복잡해지는 문제를 가지게 된다.

따라서, 본 발명은 교환기 시스템에서 다수의 슬레이브 모듈에서 하나의 마스터 모듈로 메시지를 전송시, 상기 메시지가 전송중에 충돌하는 문제를 해결하는 장치 및 방법을 제공 하고자 한다.

이러한 목적을 달성하기 위해, 본 발명은 HDLC버스 구조를 구성하는데 있어서 필요한 회로를 구현하며, 상기 회로는 상기 HDLC버스에서 아이들 상태 및 충돌 상태를 감지하도록 하여, 상기 HDLC버스 구조로 데이터를 전송할 수 있도록 하는 장치 및 방법을 제안한다.

도 1은 본 발명이 적용되는 교환기 시스템의 구성도.

도 2는 본 발명에 따른 HDLC버스를 통해 모듈간의 메시지 전송을 나타내는 도면.

도 3은 본 발명에 따른 슬레이브 모듈에서 마스터 모듈로 데이터를 전송하는 순서를 나타내는 흐름도.

도 4는 본 발명에 따른 슬레이브 모듈에서 HDLC버스 상의 데이터 충돌을 감지하는 회로도.

도 5의 a는 본 발명에 따른 모듈간의 데이터 전송 충돌에 따른 타이밍도.

도 5의 b는 본 발명에 따른 모듈간의 데이터 전송 충돌이 발생하지 않은 경우의 타이밍도.

이하 첨부한 도면들을 참조하여 본 발명을 상세히 설명한다.

도 2는 본 발명에 따른 HDLC버스를 통해 모듈간의 데이터 전송이 구현되는 것을 나타낸 도면으로, 상기 도 1에 나타난 교환기의 UCS부에 실장되는 하드웨어 모듈간의 버스 구성을 보여준다.

도 2를 참조하면, 한 개의 마스터 모듈과 3개의 슬레이브 모듈로 구성되어 있으며, 일반적으로 상기 슬레이브 모듈은 필요한 만큼 추가되어 구성될 수 있다. 상기 모듈간의 전송에 필요한 동기 클럭 신호는 마스터 모듈의 CLK에서 제공된다. 슬레이브 모듈의 TXD는 데이터 송신 단을 나타내며, TRI-STATE상태의 버퍼 출력이고, 이 출력들은 동일한 버스에 연결되어 풀업(Pull-Up)저항에 의해 풀업된 다음 상기 마스터 모듈의 데이터 수신 단인 RXD로 연결된다. 상기 슬레이브 모듈의 RXD는 상기 마스터 모듈의 TXD와 연결된다. TXD_SENSE는 슬레이브 모듈에 구성되어지며, 상기 모듈들간의 데이터 전송 전에 상기 HDLC버스의 아이들(IDLE)상태를 감지하기 위한 감지단이다. 이러한 모듈간의 데이터 전송시, 상기 마스터 모듈에서 상기 다수의 슬레이브 모듈들로 소정의 데이터로 구성된 메시지를 전송할 때에는 상기 데이터들의 충돌은 없게 된다. 하지만, 그 역방향, 즉, 두 개 이상의 슬레이브 모듈에서 상기 마스터 모듈로 데이터를 전송할 때는 전송되는 데이터들의 충돌이 일어나게 될 가능성이 커지게 된다. 이러한 충돌을 막기 위해, 상기 슬레이브 모듈에서 상기 데이터의 충돌을 감지하여, 상기 충돌된 데이터를 재 전송하게 된다.

상기 도 2에 나타난 마스터 모듈과 슬레이브 모듈간의 데이터 전송 동작에 있어서, 특히, 상기 슬레이브 모듈에서 상기 마스터 모듈로 데이터를 전송하는 경우의 데이터 충돌 여부를 감지하여, 상기 충돌을 막기 위한 방법 및 이에 대한 장치를 하기의 도 3과 도 4에 나타낸다. 또한, 상기 도 3과 도 4에 따른 동작은 도 5의 타이밍도에 나타난다. 이하 첨부된 도면들을 참조하며 본 발명을 상세히 설명한다.

먼저 도 3은 본 발명에 따른 상기 슬레이브 모듈에서 마스터 모듈로 데이터를 전송하기 위한 과정을 나타내는 흐름도이다. 상기 도 3을 참조하면, 310단계에서 상기 슬레이브 모듈은 상기 TXD_SENSE단으로 HDLC버스를 통해 7비트가 연속해서 '1'이 입력되면, 320단계에서, 상기 HDLC버스가 아이들(IDLE) 상태에 있음을 판단하게 된다. 상기 버스가 아이들 상태임이 판단되면, 330단계에서 상기 슬레이브 모듈은 HDLC프레임 규약에 맞춰 소정의 데이터를 송신하기 시작한다. 340단계에서 상기 슬레이브 모듈은 상기 송신되는 데이터, 즉, HDLC프레임에 따른 데이터의 각 비트가 상기 TXD_SENSE단에 수신되는 비트와 동일한 값으로 나타나는지를 확인한다. 만일 상기 각 비트 값이 다른 것으로 확인되면, 345단계에서 상기 데이터 송신을 잠시 보류하고 310단계를 되풀이 수행하여 다시 아이들(IDLE)상태가 되는지를 확인하게 된다. 상기 340단계에서 상기 비트 값이 동일한 것으로 판단되면, 350단계에서 상기 데이터 송신을 계속적으로 수행하고, 360단계에서 상기 데이터가 모두 송신되었는지를 판단한다. 만일 모두 송신되지 않은 것으로 판단되면, 330단계를 되풀이 수행하고, 모두 송신한 것으로 판단되면 상기 전송 과정을 종료하게 된다.

즉, 통상적으로, 마스터 모듈에서 다수의 슬레이브 모듈들로 소정의 데이터로 구성된 메시지를 전송할 때에는 상기 데이터들의 충돌은 없게 되지만, 그 역방향, 즉, 두 개 이상의 슬레이브 모듈에서 마스터 모듈로 데이터를 전송할 때는 전송되는 데이터들의 충돌이 일어나게 된다. 앞서 설명한 상기 도 3의 동작 과정은 이러한, 슬레이브 모듈에서 마스터 모듈로 데이터를 전송하는 동작 과정을 나타내며, 동시에 데이터의 충돌 여부를 감지하여 상기 데이터를 재 전송하도록 하거나 혹은 계속 전송하도록 하는 동작을 설명하는 흐름도 이다. 이때 상기 데이터 충돌 여부를 감지하는 동작은 하기에 설명되는 도 4의 회로에 의해 감지된다.

이하 도 4를 참조하면, 상기 도 4는 본 발명에 따른 상기 슬레이브 모듈에서 전송되는 상기 데이터들의 충돌을 감지하는 회로를 나타내는 도면으로 상기 슬레이브 모듈에 구비되어 동작한다.

도 4를 참조하면, 펄스발생장치410은 상기 슬레이브 모듈의 전반적인 동작을 제어하는 마이크로프로세서400으로부터 소정의 어드레스 버스로 연결되어, 상기 어드레스에 대응하는 데이터를 수신 받으며, 또한, 상기 마이크로프로세서400으로부터 HDLC프레임을 전송하기에 앞서 특정 어드레스에 쓰기 동작을 수행하도록 쓰기(WR) 신호를 수신 받는다. 이때, 상기 수신 받은 WR신호에 의해 상기 펄스발생장치410은 시작(START)신호를 발생하여, 제1 D-플립플롭(D-Flip Flop) Q1 430을 세트(SET)시킨다. 상기 Q1 430이 세트되면서 상기 슬레이브 모듈의 TXD_SENSE단에 7비트가 연속적으로 '1'로 입력되는지를 검출하는, 즉 상기 HDLC버스가 아이들(IDLE)상태 인지 여부를 판단하는 동작을 시작하도록 한다. 이러한 판단 동작은 상기 펄스발생장치410에서 출력되는 START신호에 의해 6-비트 쉬프트 레지스터(6-Bit Shift Register)420이 클리어(Clear)되고, 동시에 상기 6-비트 쉬프트 레지스터가 클럭 신호를 수신 받아 동작하면, 상기 6-비트 쉬프트 레지스터(6-Bit Shift Register)420에 TXD_SENSE단을 통해 입력되는 7비트의 데이터와 상기 Q1 430이 세트되어 발생하는 출력이 논리곱(AND)440을 통해 논리곱을 출력함에 의해 수행된다. 즉, 상기 6-비트 쉬프트 레지스터에 입력되는 7비트의 값이 모두 '1'이면, 즉 아이들 상태면 상기 논리곱(AND)440에 의한 결과가 '1'이 되며 제2 D-플립플롭 Q2 450을 세트시키고, 상기 세트된 Q2 450의 출력은 HDLC전송기(HDLC TRANSMITTER)460의 TX ENABLE단으로 입력된다. 이때 상기 HDLC전송기460은 TXD단을 통해 데이터를 전송하고, 동시에 상기 TXD단으로 'TRI-STATE'출력을 낸다. 또한, 상기 HDLC전송기460은 TXD_NO_TRI단으로는 정상출력을 내게 된다. 하지만 상기 HDLC버스가 아이들 상태가 아니면, 즉 상기 6-비트 쉬프트 레지스터 420의 TXD_SENSE단을 통해 입력되는 7비트의 데이터가 모두 '1'이 아니면, 상기 Q2 450의 출력은 상기 HDLC전송기460의 TX ENABLE단으로 '0'이 입력되어 상기 HDLC전송기460의 데이터 전송동작이 중지하게 된다. 이때 상기 TXD_NO_TRI단으로 '1'을 출력하고, 상기 TXD단으로는 'TRI-STATE'를 출력하도록 한다. 상기 TXD_NO_TRI단으로 출력되는 '1'은 등가 회로(EQUIVALENCE GATE)490의 입력이 되며, 상기 입력은 상기 TXD_SENSE단의 입력과 NOT Excusive-OR된다. 이때 상기 등가 회로490의 출력은 제 3 플립플롭 Q3 500을 세트시키고, 상기 Q3 500의 출력은 상기 펄스발생장치410의 END신호단 출력 및 START신호단 출력과 부부정 논리합(NOT NOR)510에 입력되어 결과 값을 출력된다. 즉, 상기 등가회로490에 의한 Q3 500의 동작은 상기 HDLC 프레임으로 된 데이터의 전송 도중 충돌을 감지 하게 된다. 이러한 동작은 도 5의 타이밍도에 나타난다. 도 5의 a 도면은 상기 데이터의 전송 중 데이터 충돌이 일어나 데이터 전송이 중단된 경우의 타이밍도이고, b 도면은 정상적인 데이터의 전송에 의해 전송 동작을 끝마친 경우의 타이밍도 이다. 상기 전송 동작이 정상적으로 동작되어 수행 완료되면, 상기 HDLC전송기460은 이러한 결과를 상기 마이크로프로세서400으로 인터럽트(INTERRUPT) 신호를 보내게 된다. 상기 신호를 수신 받은 상기 마이크로프로세서400은 특정한 번지에 쓰기(WR)신호를 출력하여 종료(END)신호를 발생시키고, 상기 END신호는 상기 Q2 450을 리셋(RESET)시켜 HDLC 전송기460의 동작을 중지시킨다. 그러나, 데이터 전송 중 충돌이 발생되어 전송 중단 상태가 된 경우에는, 상기 HDLC전송기460은 이를 상기 마이크로프로세서400으로 인터럽트(INTERRUPT)를 통해 알려준다. 이때 상기 마이크로 프로세서400은 상기 펄스발생장치410이 START신호를 재 발생하도록 하여 상기 Q1 430을 다시 세트시키게 된다. 부부정논리합(NOT NOR)480은 POR과 인버터(INVERTER)470통한 상기 클럭(CLK)을 입력받아 부부정논리합(NOT NOR)하여 상기 Q1 430을 리셋 시킨다.

상술한 바와 같이 본 발명은, 교환기 시스템의 하드웨어 모듈간의 데이터 전송중, 특히 다수의 슬레이브 모듈에서 마스터 모듈로 데이터를 전송 할 시, 상기 데이터의 전송시에 발생하는 충돌을 감지하는 이점을 제공한다.

또한, 데이터의 충돌이 감지될 경우, 데이터 전송을 중단 시키도록 하며, 전송 충돌이 일어나지 않도록 상기 데이터를 재 전송 하도록 하는 이점을 제공한다.

Claims (6)

1. 소정의 하드웨어로 구현된 마스터 모듈과,

   상기 마스터 모듈과 데이터 송수신을 수행하는 다수의 슬레이브 모듈과,

   상기 모듈간의 데이터 전송이 에이치.디.엘.씨(HDLC)버스를 통해 구현되는 교환기 시스템의 전송 데이터 충돌 감지 장치에 있어서,

   상기 에이치.디.엘.씨(HDLC)버스가 아이들 상태임이 감지 되면, 상기 다수의 슬레이브 모듈에서 상기 마스터 모듈로 소정의 데이터 전송을 시작 하고, 상기 데이터 전송 중에 상기 에이치.디.엘.씨(HDLC)버스에서 상기 전송 데이터의 충돌이 발생 할 경우, 이를 감지하여 상기 데이터의 전송이 중단 되도록 하는 교환기 시스템에서 하드웨어 모듈간의 전송 데이터 충돌 감지 장치.
2. 소정의 교환기 시스템에 하드웨어로 구현된 마스터 모듈과,

   상기 마스터 모듈과 에이치.디.엘.씨(HDLC)버스를 통해 데이터 송수신을 수행하며, 소정의 데이터 수신단과, 데이터 송신단과, 상기 데이터 송신단에서 출력되는 데이터가 풀업 저항에 의해 풀업 되어져 상기 에이치.디.엘.씨(HDLC)버스가 아이들 상태인지를 감지하도록 하는 감지단(TXD_SENSE)으로 이루어진 슬레이브 모듈을 다수개 포함한 교환기 시스템의 전송 데이터 충돌 감지 장치에 있어서,

   상기 슬레이브 모듈의 전반적인 동작을 제어하는 마이크로프로세서와,

   상기 마이크로프로세서의 제어 하에 시작(START) 펄스 및 종료(END)펄스를 발생하는 펄스발생장치와,

   상기 펄스발생장치의 시작 펄스를 수신받아 세트되는 제1 디-플립플롭과,

   상기 감지단에 입력된 데이터를 수신받아 순차적으로 출력하는 6-비트 쉬프트레지스터와,

   상기 제1 디-플립플롭의 출력과 상기 6-비트 쉬프트레지스터의 출력이 논리곱되어 출력되는 신호를 입력으로 받는 제2 디-플립플롭과,

   상기 제2 디-플립플롭의 출력을 입력 받아, 상기 출력에 의해 소정의 데이터 전송 여부를 판단하여 이에 따라 상기 데이터를 상기 송신단을 통해 상기 마스터 모듈로 전송 하는 에이치.디.엘.시(HDLC)발생기와,

   상기 에이치.디.엘.시 발생기에서 출력되는 상기 데이터의 충돌 여부를 알려주는 소정의 펄스와 상기 감지단(TXD_SENSE)에 입력되는 펄스의 동일성 여부를 비교하는 등가회로와,

   상기 등가회로의 출력을 입력으로 받는 제3 디-플립플롭과,

   상기 제3 디-플립플롭의 출력과 상기 펄스발생장치에서 발생되는 소정의 종료(END)펄스를 입력으로 받아 출력하여 상기 제2 디-플립플롭이 세트 및 리셋 되도록 하는 비교회로를 더 부가하여 이루어짐을 특징으로 하는 교환기에서 전송 데이터 충돌 감지 회로를 포함한 다수의 슬레이브 모듈로 이루어진 교환기 시스템의 전송 데이터 충돌 감지 장치.
3. 소정의 하드웨어로 구현된 마스터 모듈과,

   상기 마스터 모듈과 에이치.디.엘.씨(HDLC)버스를 통해 데이터 송수신을 수행하며, 소정의 데이터 수신단과, 데이터 송신단과, 상기 데이터 송신단에서 출력되는 데이터가 풀업 저항에 의해 풀업 되어져 상기 에이치.디.엘.씨(HDLC)버스가 아이들 상태인지를 감지하도록 하는 감지단(TXD_SENSE)으로 이루어진 슬레이브 모듈을 다수개 포함한 교환기 시스템의 전송 데이터 충돌 감지 방법에 있어서,

   상기 감지단으로 입력되는 데이터에 의해 상기 에이치.디.엘.씨 버스가 아이들 상태인 것으로 판단되면 상기 데이터 송신을 시작하고,

   상기 송신된 데이터 비트 값과 상기 감지단에 수신되는 데이터 비트 값의 동일성 여부를 판단하여 동일한 것으로 판단되면 상기 데이터 송신을 진행함을 특징으로하는 교환기 시스템의 전송 데이터 충돌 감지 방법.
4. 제3항에 있어서,

   상기 송신된 데이터 비트 값과 상기 감지단에 수신되는 데이터 비트 값의 동일성 여부를 판단하여 동일 하지 않은 것으로 판단되면 상기 데이터 송신을 보류하고, 상기 에이티.디.엘.씨(HDLC)버스가 아이들 상태에 있는지를 감지 하는 동작을 반복하여 수행함을 특징으로하는 교환기 시스템의 전송 데이터 충돌 감지 방법.
5. 제3항에 있어서,

   상기 에이치.디.엘.씨 버스가 아이들 상태인 것으로 판단되는 기준은,

   상기 감지단에 입력되는 모든 데이터 비트가 하이 상태인 것으로 판단됨을 특징으로하는 교환기 시스템의 전송 데이터 충돌 감지 방법.
6. 하드웨어로 구현된 마스터 모듈과 이에 대응하는 다수개의 슬레이브 모듈을 포함하며,

   상기 모듈간의 전송은 에이치.디.엘.씨(HDLC)버스를 통해 이루어지는 교환기 시스템의 전송 데이터 충돌 감지 방법에 있어서,

   상기 에이치.디.엘.씨(HDLC)버스가 아이들 상태임이 감지 되면, 상기 다수의 슬레이브 모듈에서 상기 마스터 모듈로 소정의 데이터 전송을 시작 하고, 상기 데이터 전송 중에 상기 에이치.디.엘.씨(HDLC)버스에서 상기 전송 데이터의 충돌이 발생 할 경우, 이를 감지하여 상기 데이터의 전송이 중단 되도록 하는 교환기 시스템에서 하드웨어 모듈간의 전송 데이터 충돌 감지 방법.