KR20000047936A - 냉음극 전계 방출 소자 및 그 제조 방법, 및 냉음극 전계방출 표시 장치 - Google Patents

냉음극 전계 방출 소자 및 그 제조 방법, 및 냉음극 전계방출 표시 장치 Download PDF

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Abstract

(A) 지지체 상에 형성된 캐소드 전극, (B) 지지체 및 캐소드 전극 상에 형성된 절연층, (C) 절연층 상에 형성된 게이트 전극, (D) 게이트 전극과 절연층을 관통하는 개구부, 및 (E) 개구부의 바닥부에 위치하고, 선단부가 원뿔형 형상을 가지고 결정질의 도전 재료로 이루어지는 전자 방출부를 구비하는 냉음극(冷陰極) 전계 방출 소자로서, 전자 방출부의 선단부가 캐소드 전극에 대하여 대략 수직의 결정입계(結晶粒界)를 가진다.

Description

냉음극 전계 방출 소자 및 그 제조 방법, 및 냉음극 전계 방출 표시 장치 {COLD CATHODE FIELD EMISSION DEVICE, PROCESS FOR THE PRODUCTION THEREOF, AND COLD CATHODE FIELD EMISSION DISPLAY}
본 발명은 냉음극 전계 방출 소자, 그 제조 방법, 및 냉음극 전계 방출 표시 장치에 관한 것이며, 보다 상세하게는, 선단부가 원뿔형 형상을 가지는 냉음극 전계 방출 소자, 그 제조 방법, 및 상기 냉음극 전계 방출 소자를 2차원 매트릭스형으로 배열한 평면형의 냉음극 전계 방출 표시 장치에 관한 것이다.
현재 주류인 음극 선관(CRT)에 대신하는 화상 표시 장치로서, 평면형(플랫 패널(flat panel) 형식)의 표시 장치가 여러 가지로 검토되고 있다. 이와 같은 평면형의 표시 장치로서는, 액정 표시 장치(LCD), 전계 발광 표시 장치(ELD), 플라스마 표시 장치(PDP)가 예시된다. 또, 열적 여기(勵起)에 의하지 않고, 고체로부터 진공 중에 전자를 방출하는 것이 가능한 냉음극 전계 방출형의 표시 장치, 이른바 필드 이미션 디스플레이(FED; field emission display)도 제안되어 있으며, 화면의 밝기 및 저소비 전력의 관점에서 주목을 끌고 있다.
냉음극 전계 방출형의 표시 장치(이하, 단지 "표시 장치"라고 칭하는 경우가 있음)는, 일반적으로 2차원 매트릭스형으로 배열된 각 화소에 대응하여 전자 방출부를 가지는 캐소드 패널과, 이 전자 방출부로부터 방출된 전자와의 충돌에 의해 여기되어 발광하는 형광체층을 가지는 애노드 패널이, 진공층을 통해 대향 배치된 구성을 가진다. 캐소드 패널 상의 각 화소에서는, 통상 복수의 전자 방출부가 형성되고, 또한 전자 방출부로부터 전자를 끌어내기 위한 게이트 전극도 형성되어 있다. 이 전자 방출부와 게이트 전극을 가지는 부분을 이후 전계 방출 소자라고 부르기로 한다.
이러한 표시 장치의 구성에 있어서, 낮은 구동 전압으로 큰 방출 전자 전류를 얻기 위해서는, 전자 방출부의 선단(先端) 형상을 예리하고 날카롭게 한 형상으로 할 것, 각각의 전자 방출부를 미세화하여, 1화소에 대응하는 구획 내에서의 전자 방출부의 존재 밀도를 높일 것, 전자 방출부의 선단과 게이트 전극과의 거리를 단축할 것 등이 필요하다. 따라서, 이들을 실현하기 위해, 종래부터 여러 가지의 구성을 가지는 전계 방출 소자가 제안되어 있다.
이러한 종래의 표시 장치에 사용되는 전계 방출 소자의 대표예의 하나로서, 전자 방출부를 원뿔형의 도전체로 구성한, 이른바 스핀트(Spindt)형 전계 방출 소자가 알려져 있다. 이 스핀트형 표시 장치의 개념도를 도 51에 나타냈다. 캐소드 패널(CP)에 형성된 스핀트형 전계 방출 소자는, 지지체(200)에 형성된 캐소드 전극(201)과, 절연층(202)과, 절연층(202) 상에 형성된 게이트 전극(203)과, 게이트 전극(203) 및 절연층(202)을 관통하여 형성된 개구부(204) 내에 형성된 원뿔형의 전자 방출부(205)로 구성되어 있다. 전자 방출부(205)가 소정수, 2차원 매트릭스형으로 배열되어 1화소가 구성된다. 한편, 애노드 패널(AP)은 투명 기판(210) 상에 소정의 패턴에 의해 형광체층(211)이 형성되고, 이 형광체층(211)이 애노드 전극(212)으로 피복된 구조를 가진다.
전자 방출부(205)와 게이트 전극(203)과의 사이에 전압을 인가하면, 그 결과 발생한 전계에 의해 전자 방출부(205)의 선단으로부터 전자(e)가 꺼내진다. 이 전자(e)는 애노드 패널(AP)의 애노드 전극(212)으로 끌어 당겨져, 애노드 전극(212)과 투명 기판(210)과의 사이에 형성된 발광체층인 형광체층(211)에 충돌한다. 이 결과, 형광체층(211)이 여기되어 발광하여, 원하는 화상을 얻을 수 있다. 이 전계 방출 소자의 동작은 기본적으로 게이트 전극(203)에 인가되는 전압에 의해 제어된다.
이러한 표시 장치에서의 전계 방출 소자의 제조 방법의 개요를, 이하, 도 52 (A), 52 (B), 53 (A) 및 53 (B)를 참조하면서 설명한다. 이 제조 방법은, 기본적으로는, 원뿔형의 전자 방출부(205)를 금속 재료의 수직 증착에 의해 형성하는 방법이다. 즉, 개구부(204)에 대하여 증착 입자는 수직으로 입사하지만, 개구단(開口端) 부근에 형성되는 오버행(overhang)형의 퇴적물에 의한 차단 효과를 이용하여, 개구부(204)의 바닥부에 도달하는 증착 입자의 양을 점감시켜, 원뿔형의 퇴적물인 전자 방출부(205)를 자기 정합적(自己整合的)으로 형성한다. 여기에서는, 불필요한 오버행형의 퇴적물 제거를 용이하게 하기 위해, 게이드 전극(203) 상에 박리층(206)을 미리 형성해 두는 방법에 대하여 설명한다.
[공정-10]
먼저, 예를 들면 유리 기판으로 이루어지는 지지체(200)의 위에 니오브(Nb)로 이루어지는 캐소드 전극(201)을 형성한 후, 그 위에 SiO2로 이루어지는 절연층(202), 도전 재료로 이루어지는 게이트 전극(203)을 차례로 제막(製膜)하고, 다음에 이 게이트 전극(203)과 절연층(202)을 패터닝함으로써 개구부(204)를 형성한다(도 52 (A) 참조).
[공정-20]
다음에, 도 52 (B)에 나타낸 바와 같이, 게이트 전극(203) 상에 알루미늄을 경사 증착함으로써, 박리층(206)을 형성한다. 이 때, 지지체(200)의 법선에 대한 증착 입자의 입사각을 충분히 크게 선택함으로써, 개구부(204)의 바닥면에는 알루미늄을 거의 퇴적시키지 않고, 게이트 전극(203) 상에 박리층(206)을 형성할 수 있다. 이 박리층(206)은 개구부(204)의 개구단으로부터 처마 모양으로 돌출되어 있고, 이에 따라 개구부(204)가 실질적으로 직경이 줄어든다.
[공정-30]
다음에, 전면에 예를 들면 도전 재료층으로서 몰리브덴(Mo)을 수직 증착한다. 이 때, 도 53 (A)에 나타낸 바와 같이, 박리층(206) 상에서 오버행 형상을 가지는 도전 재료층(205A)이 성장하는 데 따라, 개구부(204)의 실질적인 직경이 차츰 축소되므로, 개구부(204)의 바닥부에서 퇴적에 기여하는 증착 입자는, 차츰 개구부(204)의 중앙 부근을 통과하는 것에 한정되도록 된다. 이 결과, 개구부(204)의 바닥부에는 원뿔형의 퇴적물이 형성되고, 이 원뿔형의 퇴적물이 전자 방출부(205)로 된다.
[공정-40]
그 후, 도 53 (B)에 나타낸 바와 같이, 전기 화학적 프로세스 및 습식(濕式) 프로세스에 의해 박리층(206)을 게이트 전극(203)의 표면으로부터 박리하여, 게이트 전극(203) 상방의 도전 재료층(205A)을 선택적으로 제거한다.
그런데, 도 53 (B)에 나타낸 구조를 가지는 전계 방출 소자의 방출 특성은, 개구부(204)의 상단부를 이루는 게이트 전극(203)의 에지부(203A)로부터 전자 방출부(205)의 선단부까지의 거리에 크게 의존한다. 그리고, 이 거리는 개구부(204) 형상의 가공 정밀도나 직경의 치수 정밀도, [공정-30]에서 제막되는 도전 재료층(205A)의 막 두께 정밀도나 커버리지(coverage)(단차 피복성), 또는 그 바탕이 되는 박리층(206)의 형상 정밀도에 크게 의존한다.
따라서, 균일한 특성을 가지는 복수의 전계 방출 소자로 구성된 표시 장치를 제조하기 위해서는, 피제막체(被製膜體)의 전면(全面)에 걸쳐 도전 재료층(205A)을 균일하게 제막하지 않으면 안된다. 그러나, 통상의 증착 장치에서는 1지점에 설치된 증발원으로부터 어느 정도의 넓은 각을 가지고 도전 재료 입자가 방출되기 때문에, 피제막체의 중앙부 근방과 주변부에서는, 층 두께도 커버리지의 대칭성도 상이해져 버린다. 그러므로, 전자 방출부의 높이가 불균일해지거나, 전자 방출부의 정점(頂点) 위치가 개구부(204)의 중심으로부터 어긋나기 쉬어, 원뿔형 전자 방출부(205)의 선단부로부터 게이트 전극(203)까지의 거리의 불균일을 억제하는 것이 곤란하다. 나아가, 이 거리의 불균일은 동일한 제조 로트 내는 물론, 제조 로트 사이에서도 발생하여, 표시 장치의 화상 표시 특성, 예를 들면 화상의 휘도 불균일을 발생시키는 원인으로 된다. 또한, 도전 재료층(205A)은 통상 약 1㎛ 또는 그 이상의 두께로 제막되기 때문에, 증착법에서는 수십시간 단위의 제막 시간이 필요하게 되어, 스루풋(throughput) 개선이 곤란한 것, 대형의 증착 장치가 필요하게 되는 것 등의 문제도 있다.
또, 박리층(206)을 경사 증착법으로 대면적의 피제막체 전면에 걸쳐 균일하게 제막하는 것도 매우 곤란하다. 게이트 전극(203)에 형성된 개구부(204)의 에지부로부터 박리층(206)이 처마 모양으로 연장되도록 박리층(206)을 고정밀도로 퇴적시키는 것도 매우 곤란하다. 나아가, 박리층(206)의 제막은 지지체 면 내에서 불균일하게 될 뿐만 아니라, 로트 간에서의 불균일도 발생하기 쉽다. 나아가서는, 대면적의 표시 장치를 제조하기 위해 대면적의 유리 기판 전체에 걸쳐 박리층(206)의 박리를 행하는 것은 매우 곤란할 뿐만 아니라, 박리층(206)의 박리는 오염의 원인이 되어, 표시 장치의 제조 수율의 저하를 초래한다.
더욱이, 원뿔형 전자 방출부(205)의 높이는 주로 도전 재료층(205A)의 막 두께에 의해 규정되기 때문에, 전자 방출부(205)의 설계 상의 자유도가 낮다. 그 뿐만 아니라, 전자 방출부(205)의 높이를 임의로 설정하는 것이 곤란하므로, 전자 방출부(205)로부터 게이트 전극(203)까지의 거리를 짧게 할 경우, 절연층(202)의 막 두께를 얇게 하지 않을 수 없다. 그런데, 절연층(202)의 막 두께를 얇게 하면, 배선 간(게이트 전극(203)과 캐소드 전극(201)과의 사이)의 정전(靜電) 용량을 작게 할 수 없어, 표시 장치의 전기 회로의 부담이 늘어날 뿐만 아니라, 표시 장치의 면 내 균일성 및 화질이 열화된다고 하는 문제가 있다.
또한, 전술한 바와 같은 원뿔형 형상을 가지는 전자 방출부(205)에서는, 전자 방출부(205)를 구성하는 도전 재료의 결정입계의 배향성(配向性)에 의해 전자 방출 특성이 상이할 가능성이 있지만, 종래의 전계 방출 소자의 제조 방법에서는, 도전 재료층의 영역 중에서 최적의 배향성을 가지는 영역을 전자 방출부(205)로서 이용하는 기술은 알려져 있지 않다.
그래서, 본 발명은, 종래의 스핀트형 냉음극 전계 방출 소자에서의 제조상의 문제점을 해결할 수 있고, 균일 또한 양호한 전자 방출 특성을 가지는 복수의 냉음극 전계 방출 소자를 간편한 방법으로 제조할 수 있는 냉음극 전계 방출 소자(이하, "전계 방출 소자"라고 함) 및 그 제조 방법, 및 이 전계 방출 소자를 이용하여 구성되는 냉음극 전계 방출 표시 장치(이하, "표시 장치"라고 함)를 제공하는 것을 목적으로 한다.
도 1은 실시 형태 1의 전계 방출 소자를 나타낸 도면이며, (A)는 개략적인 단면도, (B)는 전자 방출부의 결정입계(結晶粒界)의 방향을 설명하는 개략도.
도 2는 본 발명의 표시 장치의 구성예를 나타낸 개략적인 단면도.
도 3은 실시 형태1의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 개구부의 형성 공정, (B)는 밀착층의 형성 공정을 각각 나타냄.
도 4는 도 3에 계속하여, 실시 형태 1의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 전자 방출부 형성용 도전 재료층의 형성 공정, (B)는 마스크 재료층의 형성 공정을 각각 나타냄.
도 5는 도 4에 계속하여, 실시 형태 1의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 요부(凹部)에 마스크 재료층을 남기는 공정, (B)는 전자 방출부의 형성 공정을 각각 나타냄.
도 6은 전자 방출부의 형성 기구를 설명하는 도면이며, (A)는 에칭의 진행에 따르는 피(被)에칭물의 표면 프로파일의 변화를 나타낸 개념도, (B)는 에칭 시간과 개구부 중심에서의 피에칭물의 두께와의 관계를 나타낸 그래프.
도 7 (A), 7 (B) 및 7 (C)는 마스크 재료층에 대한 도전 재료층의 에칭 선택비에 의한 전자 방출부의 형성 변화를 나타낸 개략적 단면도.
도 8은 실시 형태 2의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 개구부의 형성 공정, (B)는 밀착층과 도전 재료층의 형성 공정을 각각 나타냄.
도 9는 도 8에 계속하여, 실시 형태 2의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 마스크 재료층의 형성 공정, (B)는 주형부(柱形部)에 마스크 재료층을 남기는 공정을 각각 나타냄.
도 10은 도 9에 계속하여, 실시 형태 2의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 전자 방출부의 형성 공정, (B)는 개구부의 벽면을 뒤쪽으로 에칭하는 공정을 각각 나타냄.
도 11은 마스크 재료층의 형상에 의한 전자 방출부의 형상 변화를 설명하기 위한 개략도이며, (A)는 주형부에 남는 마스크 재료층, (B)는 요부(凹部)에 남는 마스크 재료층의 경우를 각각 나타냄.
도 12는 실시 형태 3의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 주형부에 마스크 재료층을 남기는 공정, (B)는 전자 방출부의 형성 공정을 각각 나타냄.
도 13은 도 12에 계속하여, 실시 형태 3의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, 개구부의 벽면을 뒤쪽으로 에칭하는 공정을 나타냄.
도 14는 실시 형태 4의 기술적 배경을 설명하는 개략적 단면도이며, (A)는 에칭 찌꺼기가 남은 상태, (B)는 에칭 찌꺼기의 제거에 따라 전자 방출부가 축소된 상태를 각각 나타냄.
도 15는 실시 형태 4의 전계 방출 소자를 나타낸 개략적 단면도.
도 16은 실시 형태 4의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 개구부의 형성 공정, (B)는 전자 방출부의 형성 공정을 각각 나타냄.
도 17은 실시 형태 5의 전계 방출 소자를 나타낸 개략적 단면도.
도 18은 실시 형태 5의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 게이트 전극의 형성 공정, (B)는 집속(集束) 전극 및 에칭 정지층의 형성 공정을 각각 나타냄.
도 19는 도 18에 계속하여, 실시 형태 5의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 개구부의 형성 공정, (B)는 도전 재료층 및 마스크 재료층의 형성 공정을 각각 나타냄.
도 20은 도 19에 계속하여, 실시 형태 5의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 요부에 마스크 재료층을 남기는 공정, (B)는 전자 방출부의 형성 공정을 각각 나타냄.
도 21은 실시 형태 6의 기술적 배경을 설명하는 도면이며, (A)는 에칭의 진행에 따르는 피에칭물의 표면 프로파일의 변화를 나타낸 개념도, (B)는 에칭 도중 상태의 개념도를 각각 나타냄.
도 22는 실시 형태 6의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 요부에 마스크층을 남기는 공정, (B)는 도전 재료층의 에칭 도중 상태를 각각 나타냄.
도 23은 도 22에 계속하여, 실시 형태 6의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 전자 방출부의 형성 공정, (B)는 에칭의 진행에 따르는 피에칭물의 표면 프로파일의 변화를 각각 나타냄.
도 24는 실시 형태 7의 전계 방출 소자를 나타낸 개략적 단면도.
도 25는 실시 형태 7의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 기부(基部) 형성용 제1 도전 재료층의 형성 공정, (B)는 기부의 형성 공정을 각각 나타냄.
도 26은 도 25에 계속하여, 실시 형태 7의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 첨예부(尖銳部) 형성용 제2 도전 재료층의 형성 공정, (B)는 마스크 재료층의 형성 공정을 각각 나타냄.
도 27은 도 26에 계속하여, 실시 형태 7의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 요부에 마스크층을 남기는 공정, (B)는 전자 방출부의 형성 공정을 각각 나타냄.
도 28은 실시 형태 8의 전계 방출 소자를 나타낸 개략적 단면도.
도 29는 실시 형태 8의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 개구부의 형성 공정, (B)는 기부의 형성 공정을 각각 나타냄.
도 30은 도 29에 계속하여, 실시 형태 8의 전계 방출 소자의 제조 방법을 설명하는 개략적 단면도이며, 전자 방출부의 형성 공정을 나타냄.
도 31은 실시 형태 9의 전계 방출 소자를 나타낸 도면이며, (A)는 개략적 단면도, (B)는 전자 방출부의 결정입계의 방향을 설명하는 개략도.
도 32는 실시 형태 9의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 기부 형성용 제1 도전 재료층의 형성 공정, (B)는 제1 도전 재료층의 결정입계의 방향을 설명하는 모식도.
도 33은 도 32에 계속하여, 실시 형태 9의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 기부의 형성 공정, (B)는 기부의 결정입계의 방향을 설명하는 개략도.
도 34는 도 33에 계속하여, 실시 형태 9의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 첨예부 형성용 제2 도전 재료층의 요부에 마스크 재료층을 남기는 공정, (B)는 기부와 제2 도전 재료층의 결정입계 방향을 성명하는 개략도.
도 35는 도 34에 계속하여, 실시 형태 9의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 에칭에 의한 첨예부의 형성 공정, (B)는 전자 방출부의 결정입계의 방향을 설명하는 개략도.
도 36은 실시 형태 10의 전계 방출 소자를 나타낸 도면이며, (A)는 개략적 단면도, (B)는 전자 방출부의 결정입계의 방향을 설명하는 개략도.
도 37은 실시 형태 10의 전계 방출 소자 제조 방법을 설명하는 개략 단면도이며, (A)는 기부의 형성 공정, (B)는 기부의 결정입계 방향을 설명하는 개략도.
도 38은 도 37에 계속하여, 실시 형태 10의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 첨예부 형성용 제2 도전 재료층의 요부에 마스크층을 남기는 공정, (B)는 기부와 제2 도전 재료층의 결정입계 방향을 설명하는 개략도.
도 39는 도 38에 계속하여, 실시 형태 10의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 첨예부의 형성 공정, (B)는 전자 방출부의 결정입계 방향을 설명하는 개략도.
도 40은 실시 형태 11의 전계 방출 소자를 나타낸 도면이며, (A)는 개략적 단면도, (B)는 전자 방출부의 결정입계 방향을 설명하는 개략도.
도 41은 실시 형태 11의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 기부 형성용의 제1 도전 재료층과 평탄화층의 형성 공정, (B)는 제1 도전 재료층의 결정입계 방향을 설명하는 개략도.
도 42는 도 41에 계속하여, 실시 형태 11의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 상면이 평탄한 기부의 형성 공정, (B)는 기부의 결정입계 방향을 설명하는 개략도.
도 43은 도 42에 계속하여, 실시 형태 11의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 첨예부 형성용 제2 도전 재료층의 요부에 마스크 재료층을 남기는 공정, (B)는 기부와 제2 도전 재료층의 결정입계 방향을 설명하는 개략도.
도 44는 도 43에 계속하여, 실시 형태 11의 전계 방출 소자 제조 방법을 설명하는 개략적 단면도이며, (A)는 첨예부의 형성 공정, (B)는 전자 방출부의 결정입계 방향을 설명하는 개략도.
도 45는 실시 형태 12의 전계 방출 소자를 나타낸 개략적 단면도.
도 46은 실시 형태 12의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 첨예부 형성용 제2 도전 재료층의 요부에 마스크 재료층을 남기는 공정, (B)는 전자 방출부의 형성 공정을 각각 나타냄.
도 47은 실시 형태 13의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 마스크 재료층의 형성 공정, (B)는 주형부에 마스크 재료층을 남기는 공정을 각각 나타냄.
도 48은 도 47에 계속하여, 실시 형태 13의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 전자 방출부의 형성 공정, (B)는 개부의 벽면을 뒤쪽으로 에칭하는 공정을 각각 나타냄.
도 49는 실시 형태 14의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, 주형부에 마스크 재료층을 남기는 공정을 나타냄.
도 50은 실시 형태 15의 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 제2 도전 재료층의 에칭 도중 상태, (B)는 전자 방출부의 형성 공정을 각각 나타냄.
도 51은 종래의 표시 장치의 일반적인 구성을 나타낸 부분 개략적 단면도.
도 52는 종래의 스핀트형(Spindt type) 전계 방출 소자 제조 방법을 나타낸 개략적 단면도이며, (A)는 개구부를 형성하는 상태, (B)는 게이트 전극 상 및 절연층 상에 박리층을 형성하는 상태를 각각 나타냄.
도 53은 도 52에 계속하여, 종래의 스핀트형 전계 방출 소자의 제조 방법을 나타낸 개략적 단면도이며, (A)는 도전 재료층의 성장에 따라 원뿔 형상(圓錐形狀)의 전자 방출부가 형성되는 상태, (B)는 불필요한 도전 재료층이 박리층과 함께 제거되는 상태를 각각 나타냄.
상기 목적을 달성하기 위한 본 발명의 제1 양태에 관한 전계 방출 소자는,
(A) 지지체 상에 형성된 캐소드 전극,
(B) 지지체 및 캐소드 전극 상에 형성된 절연층,
(C) 절연층 상에 형성된 게이트 전극,
(D) 게이트 전극과 절연층을 관통하는 개구부, 및
(E) 개구부의 바닥부에 위치하고, 선단부가 원뿔형 형상을 가지고 결정질의 도전 재료로 이루어지는 전자 방출부
를 구비하는 냉음극(冷陰極) 전계 방출 소자로서,
전자 방출부의 선단부가 캐소드 전극에 대하여 대략 수직의 결정입계(結晶粒界)를 가진다.
본 발명의 제1 양태에 관한 전계 방출 소자의 제조 방법(이하, "본 발명의 제1 양태에 관한 제조 방법"이라고 함)은, 본 발명의 제1 양태에 관한 전계 방출 소자, 및 후술하는 본 발명의 제2 양태에 관한 전계 방출 소자를 제조하기 위한 방법이다. 즉,
(a) 지지체 상에 캐소드 전극을 형성하는 공정,
(b) 지지체 및 캐소드 전극 상에 절연층을 형성하는 공정,
(c) 절연층 상에 게이트 전극을 형성하는 공정,
(d) 최소한 절연층을 관통하고, 캐소드 전극이 노출된 개구부를 형성하는 공정,
(e) 개구부 내를 포함하는 전면(全面)에 전자 방출부 형성용의 도전 재료층을 형성하는 공정,
(f) 개구부의 중앙부에 위치한 도전 재료층의 영역을 차폐(遮蔽)하도록, 도전 재료층 상에 마스크 재료층을 형성하는 공정, 및
(g) 지지체에 대하여 수직 방향에서의 도전 재료층의 에칭 속도가 지지체에 대하여 수직 방향에서의 마스크 재료층의 에칭 속도보다 빠른 이방성(異方性) 에칭 조건 하에서 도전 재료층과 마스크 재료층을 에칭하여, 도전 재료층으로 이루어지고, 선단부가 원뿔형 형상을 가지는 전자 방출부를 개구부 내에 형성하는 공정으로 이루어진다.
상기 공정 (g)는 마스크 재료층과 도전 재료층의 에칭 속도의 차를 교묘히 이용한 일종의 에치백 프로세스(etchback process)이다. 그리고, 본 명세서 중에서는 이하, "지지체에 대하여 수직 방향에서의 에칭 속도"를 단지 "에칭 속도"라고 하기로 한다.
본 발명의 제1 양태에 관한 표시 장치는, 본 발명의 제1 양태에 관한 전계 방출 소자를 적용한 표시 장치이다. 즉,
복수의 화소로 구성되고,
각 화소는 복수의 냉음극 전계 방출 소자와, 복수의 냉음극 전계 방출 소자에 대향하도록 기판 상에 형성된 애노드 전극 및 형광체층으로 구성되고,
각 냉음극 전계 방출 소자는;
(A) 지지체 상에 형성된 캐소드 전극,
(B) 지지체 및 캐소드 전극 상에 형성된 절연층,
(C) 절연층 상에 형성된 게이트 전극,
(D) 게이트 전극과 절연층을 관통하는 개구부, 및
(E) 개구부의 바닥부에 위치하고, 선단부가 원뿔형 형상을 가지고 결정질의 도전 재료로 이루어지는 전자 방출부를 구비하는 냉음극 전계 방출 표시 장치로서,
전자 방출부의 선단부는 캐소드 전극에 대하여 대략 수직의 결정입계를 가진다.
본 발명의 제1 양태에 관한 전계 방출 소자, 그 제조 방법 및 표시 장치에 있어서, 전자 방출부는 선단부가 원뿔형 형상을 가지고, 또한 선단부가 결정질의 도전 재료로 이루어진다. 이 전자 방출부는 전체적으로 원뿔형이라도, 또는 끝을 깎은 연필과 같이 선단부만이 원뿔형이라도 된다. 또, 원뿔형 형상에는, 원뿔형 형상(바닥이 원형) 또는 각뿔 형상(바닥이 다각형)이 포함된다. 전자 방출부의 선단부는 고전계가 집중되는 장소이며, 나아가 전자 방출부의 치수는 미크론 오더(micron order)이기 때문에, 전자 방출을 반복하는 중에 선단부에는 물리적인 손상이 발생하기 쉽다. 본 발명의 제1 양태에 있어서, 전자 방출부의 선단부가 결정질의 도전 재료로 이루어지고, 나아가 그 결정입계의 방향이 캐소드 전극에 대하여 대략 수직인 것은, 전자 방출부의 선단부에서의 전자의 흐름이 결정입계를 횡단하지 않는 것을 의미한다. 따라서, 선단부에서의 결정 구조의 혼란이 발생되기 어려워, 고전계에 노출된 전자를 방출하는 전자 방출부의 내구성을 높일 수 있다. 따라서, 전계 방출 소자, 나아가서는 이를 내장한 표시 장치의 수명 장기화를 도모하는 것이 가능하게 된다.
전자 방출부는 결정입계의 배향성을 캐소드 전극에 대하여 대략 수직으로 일치시키고 있는 한에 있어서, 어떠한 재료, 예를 들면, 텅스텐(W), 티탄(Ti), 니오브(Nb), 몰리브덴(Mo), 탄탈(Ta) 및 크롬(Cr), 또는 이들의 화합물(예를 들면, TiN 등의 질화물이나, WSi2, MoSi2, TiSi2, TaSi2등의 실리사이드)을 사용하여 어떠한 방법에 의해 형성되는 것이라도 괜찮지만, CVD법에 의해 형성된 텅스텐층으로 구성하는 것이 특히 바람직하다. CVD법이 증착법과 비교하여 유리한 점은, 제막 속도가빠르므로, 스루풋을 대폭 개선할 수 있는 가능성이 있는 점, 및 1지점에 놓인 증발원으로부터 비래되는 증착 입자를 퇴적시키는 증착법과는 달리, CVD법에서는 제막 분위기 중에 존재하는 원료 가스에 접촉하는 지점이면, 어떠한 지점이라도 제막을 진행할 수 있기 때문에, 대면적의 피제막체 전면에 걸쳐 균일한 막 두께와 커버리지를 가지고 제막을 행하는 것이 비교적 용이한 점에 있다. 텅스텐층의 CVD법에 의한 제막 프로세스는 기술적으로 양호하게 확립되어 있으며, 나아가 고융점 금속층이기 때문에, 전자 방출부의 구성 재료로서 적합하다.
그리고, 전자 방출부를 구성하는 도전 재료층과 절연층과의 밀착성을 향상시키기 위해, 전자 방출부와 캐소드 전극과의 사이에 도전성의 밀착층이 형성되어 있어도 된다.
밀착층으로서는 통상의 반도체 프로세스에서 이른바 배리어 메탈(barrier metal)로서 사용되고 있는 층을 이용할 수 있고, 단일 종류의 재료층이라도, 복수 종류의 재료층이 조합된 복합층이라도 된다. 다만, 후술하는 본 발명의 전계 방출 소자의 제조 방법에서, 전자 방출부나 첨예부가 도전 재료층이나 제2 도전 재료층(이하, 도전 재료층과 제2 도전 재료층을 총칭하여 도전 재료층 등이라고 하는 일이 있음)의 에칭에 의해 형성되는 것을 고려하면, 도전 재료층 등과 밀착층에 관해서는, 동일한 에칭 조건 하에서는 거의 동일한 정도의 에칭 속도로 제거될 수 있거나, 또는 도전 재료층의 에칭 속도(R1) 쪽이 빠르다고 해도, 밀착층의 에칭 속도(R2)의 5배 이내로 선택되는(R2≤R1≤5R2) 것이 특히 바람직하다. 이것은 도전 재료층의 에칭이 진행되어 피에칭면의 대부분에 밀착층이 노출되고, 이 밀착층의 에칭 반응 생성물이 대량으로 발생하여 그 일부가 도전 재료층 등의 표면에 부착한 경우, 이 에칭 반응 생성물의 증기압이 너무 낮으면, 이 에칭 반응 생성물 자체가 에칭 마스크로서 기능해 버리는, 도전 재료층 등의 에칭을 방해할 우려가 크기 때문이다. 가장 단순하게는, 도전 재료층 등과 밀착층을 동일한 도전 재료로 구성하면, 양층의 에칭 속도를 거의 동일하게 할 수 있다. 다만, 도전 재료층 등과 밀착층을 동일한 조전 재료로 구성하는 경우, 밀착층을 스퍼터법에 의해 형성하고, 도전 재료층 등을 CVD법에 의해 형성하는 것이 특히 바람직하다.
또, 본 발명의 제1 양태에 관한 전계 방출 소자에서는, 게이트 전극 상에 추가로 제2 절연층이 형성되고, 제2 절연층 상에 집속(集束) 전극이 형성되어 있어도 된다. 집속 전극은 애노드 전극과 캐소드 전극과의 사이의 전위차가 수천V의 오더이며, 양 전극 간의 거리가 비교적 긴, 이른바 고전압 타입의 표시 장치에 있어서, 전자 방출부로부터 방출된 전자 궤도의 발산(發散)을 방지하기 위해 형성되는 부재이다. 방출 전자 궤도의 집속성을 높임으로써, 화소 간의 크로스토그(crosstalk)가 저감되고, 특히 컬러 표시를 행하는 경우의 색 불투명을 방지하고, 화소를 더욱 미세화하여 표시 화면의 고정세도화(高精細度化)를 도모하는 것이 가능하게 된다.
본 발명의 제1 양태에 관한 전계 방출 소자의 제조 방법(이하, 제1 양태에 관한 제조 방법이라고 함)에서는, 공정 (d)에서 캐소드 전극의 표면을 기준으로 한 벽면의 경사각 θw를 가지는 개구부를 절연층에 형성하고,
공정 (g)에서는, 캐소드 전극의 표면을 기준으로 한 사면의 경사각 θe가 θw<θe<90°의 관계를 만족시키는 원뿔형의 선단부를 형성해도 된다. 이 방법에 의해, 후술하는 본 발명의 제2 양태에 관한 전계 방출 소자를 제조할 수 있다. 공정 (g)는 전술한 바와 같이, 일종의 에치백 프로세스이지만, 개구부의 벽면이 캐소드 전극의 표면에 대하여 수직이면, 이 개구부의 코너부에 도전 재료층의 에칭 찌꺼기가 남아, 에칭 조건에 따라서는, 원뿔형의 선단부를 가지는 전자 방출부와 게이트 전극이 이 에칭 찌꺼기에 의해 단락(短絡)될 우려가 있다. 이 단락을 피하기 위해, 에칭 찌꺼기가 충분히 제거될 때까지 에칭을 장시간 계속하면, 이번에는 전자 방출부의 높이도 동시에 감소되어 버리고, 이에 따라 게이트 전극의 단부(端部)로부터 전자 방출부의 선단부까지의 거리가 길어져, 전자 방출 효율이 저하되어 버린다.
그런데, 개구부의 벽면의 경사각 θw를 상기와 같이 규정하면, 이 벽면이 캐소드 전극의 표면에 대하여 수직인 경우와 비교하여, 벽면 상의 도전 재료층에 에칭종(種)이 입사하기 쉽게 된다. 에치백 프로세스에서는 통상 피에칭물에 대하여 에칭종인 이온이 대략 수직으로 입사하는 이방성 에칭 조건이 채용되므로, 에칭 종이 입사하기 쉽게 되는 것은, 그대로 에칭 시간의 단축으로 이어져, 단시간 내에 개구부의 벽면이 노출되는 것을 의미한다. 따라서, 개구부의 전자 방출부의 높이를 감소시키지 않고(즉, 전자 방출 효율을 저하시키지 않고), 게이트 전극과 전자 방출부와의 단락을 방지하는 것이 가능하게 된다.
절연층에 개구부를 형성하는 방법으로서는, 이방성 에칭법이 가장 일반적이며, 이 에칭법에서, 퇴적성의 반응 부생성물에 의한 에칭 속도의 저하 효과를 이용함으로써, 개구부의 벽면을 경사시킬 수 있다. 특히, 절연층의 구성 재료로서 산화 실리콘계 재료나 질화 실리콘계 재료 등의 실리콘 화합물을 상정(想定)한 경우, 에칭 가스로서는 일반적으로 플루오로카본계 에칭 가스가 사용되며, 퇴적성 물질로서 카본계 폴리머를 이용할 수 있다. 이러한 에칭 반응계에서 카본계 폴리머의 퇴적량을 증가시키기 위해서는, 플루오로카본계 에칭 가스의 유량을 증대시키거나, 카본계 폴리머의 연소를 촉진하는 산소계 화학종(化學種)의 공급원이 될 수 있는 에칭 가스의 유량을 감소시키거나, 가스압을 높여 이온의 평균 자유 행정을 단축하거나, 플라스마 여기용의 RF 파워를 저하시키거나, 플라스마 여기용 RF 전원의 주파수를 증대시켜, 이온 스퍼터 효과에 의한 카본계 폴리머의 제거를 억제하거나, 또는 피에칭물의 온도를 저하시킴으로써, 카본계 폴리머의 증기압을 저하시키는 등의 수단을 강구할 수 있다. 다만, 카본계 폴리머의 퇴적량이 너무 많으면, 실용적인 속도로 에칭이 진행되지 않게 되기 때문에, 상기 수단은 어디까지나 실용적인 에칭 속도를 달성할 수 있는 범위에서 강구될 필요가 있다.
그리고, 본 발명의 제1 양태에 관한 전계 방출 소자에서는, 개구부는 게이트 전극과 절연층을 관통하고 있는 데 대하여, 이 전계 방출 소자를 제조하기 위한 제1 양태에 관한 제조 방법의 공정 (d)에서, "바닥부에 캐소드 전극이 노출된 개구부를 '최소한' 절연층에 형성하는"이라고 표현한 것은, 게이트 전극에서의 개구부의 형성과 절연층에서의 개구부의 형성을 동시에 행할 필요가 없는 경우도 상정되기 때문이다. 게이트 전극에서의 개구부의 형성과 절연층에서의 개구부의 형성을 동시에 행할 필요가 없는 경우란, 예를 들면, 최초부터 개구부가 형성된 게이트 전극을 절연층 상에 형성하고, 이 개구부 내에서 절연층의 일부를 제거함으로써, 개구부를 형성하는 경우이다. 그리고, 이 "최소한"의 의미는, 후술하는 본 발명의 제2 양태에 관한 제조 방법의 공정 (d)에 대해서도 동일하게 적용되는 것으로 한다.
본 발명의 제1 양태에 관한 제조 방법은, 공정 (e)의 베리에이션(variation)에 의해, 다시 제1A 양태로부터 제1D 양태로 대별할 수 있다. 즉, 본 발명의 제1A 양태에 관한 전계 방출 소자의 제조 방법(이하, "제1A의 양태에 관한 제조 방법"이라고 함)은, 공정 (e)에서, 개구부 내을 포함하는 전면에 전자 방출부 형성용의 도전 재료층을 형성할 때에, 개구부의 상단면과 바닥면과의 사이의 단차를 반영한 요부(凹部)를 도전 재료층의 표면에 형성하고,
계속하여 공정 (f)에서, 도전 재료층의 전면에 마스크 재료층을 형성한 후, 마스크 재료층을 도전 재료층의 평탄면이 노출될 때까지 제거함으로써, 요부에 마스크 재료층을 남긴다.
요부에 남겨진 마스크 재료층의 표면은, 대략 평탄한 것이 바람직하다. 따라서, 도전 재료층의 전면에 형성된 단계에서 마스크 재료층의 표면이 대략 평탄한 경우에는, 마스크 재료층의 제거를 이방성 에칭 조건에 의한 에치백법이나 연마법, 또는 이들 방법의 조합에 의해 행해질 수 있으면 된다. 또, 도전 재료층의 전면에 형성된 단계에서 마스크 재료층의 표면이 대략 평탄하지 않은 경우에는, 마스크 재료층의 제거를 연마법에 의해 행할 수 있으면 된다.
제1A 양태에 관한 제조 방법에서의 마스크 재료층은, 다음의 공정 (g)에서의 에칭 속도가 도전 재료층의 에칭 속도보다도 에칭 속도를 느리게 설정할 수 있는 재료이며, 또한 표면을 평탄하게 할 수 있도록, 형성이 적당한 단계에서 유동성을 가질 수 있는 재료에 의해 구성된다. 마스크 재료층을 구성하는 재료로서, 예를 들면 레지스트 재료나 SOG(spin on glass), 폴리이미드계 수지를 들 수 있고, 이들 재료는 스핀코트법(spin coating method)에 의해 간편하게 도포할 수 있다. 또는, BPSG(붕소-인-실리케이트 유리)와 같이, 제막 후에 가열 리플로를 행하여 평탄화할 수 있는 재료라도 된다.
본 발명의 제1B 양태 및 제1C 양태에 관한 전계 방출 소자의 제조 방법은, 마스크 재료층에 의해 차폐되는 도전 재료층의 영역을, 제1A 양태에 관한 제조 방법보다 좁게 하는 것을 가능하게 한다. 즉, 본 발명의 제1B 양태에 관한 전계 방출 소자의 제조 방법(이하, "제1B 양태에 관한 제조 방법"이라고 함)은 공정 (e)에서, 개구부의 상단부와 바닥부와의 사이의 단차를 반영하여, 주형부와 이 주형부의 상단과 연통되는 확대부를 가지는 대략 깔때기형의 요부를 도전 재료층의 표면에 형성하고,
공정 (f)에서, 도전 재료층의 전면에 마스크 재료층을 형성한 후, 마스크 재료층과 도전 재료층을 지지체의 표면과 평행하는 면 내에서 제거하여, 주형부에 마스크 재료층을 남긴다.
또, 본 발명의 제1C 양태에 관한 전계 방출 소자의 제조 방법(이하, "제1C 양태에 관한 제조 방법"이라고 함)은, 공정 (e)에서, 개구부의 상단부와 바닥부와의 사이의 단차를 반영하여, 주형부와 이 주형부의 상단과 연통되는 확대부를 가지는 대략 깔때기형의 요부를 도전 재료층의 표면에 형성하고,
공정 (f)에서, 도전 재료층의 전면에 마스크 재료층을 형성한 후, 도전 재료층 상 및 확대부 내의 마스크 재료층을 제거하여, 주형부에 마스크 재료층을 남긴다.
제1B 양태 및 제1C 양태에 관한 제조 방법에서, 도전 재료층의 표면에 대략 깔때기형의 요부를 형성하기 위해서는, 개구부의 벽면으로부터 대략 수직으로 성장하는 도전 재료층의 표면이 이 개구부의 대략 중앙부에서 접촉하는 바로 앞에서 도전 재료층의 형성을 정지하면 된다. 예를 들면, 개구부가 원주형이면, 도전 재료층의 두께는 이 개구부의 반경보다도 작게 설정할 필요가 있고, 따라서 원주형의 주형부가 형성된다. 이 때의 주형부의 직경은 대강 5∼30%, 보다 바람직하게는 대강 5∼10%의 범위로 선택하면 된다. 제1B 양태 및 제1C 양태에 관한 제조 방법 중 어느 것에 있어서도, 최종적으로는 개구부의 대략 중앙부의 매우 좁은 영역(즉, 주형부)에 남겨진 미소한 마스크 재료층이 에치백 프로세스의 마스크로서 기능하기 때문에, 형성되는 전자 방출부의 선단부는 한층 첨예화된다. 다만, 이러한 미소한 마스크 재료층은 충분한 에칭 내성을 구비하고 있는 것이 필요하다. 일반적으로는, 마스크 재료층의 에칭 속도를 R3, 도전 재료층의 에칭 속도를 R1로 했을 때, 10R3≤R1의 관계가 만족되는 것이 바람직하다. 즉, 마스크 재료층의 에칭 속도 R3은, 도전 재료층의 에칭 속도 R1과 비교하여 대강 10분의 1, 또는 그 이하이다. 예를 들면, 도전 재료층이 텅스텐(Ta), 티탄(Ti), 니오브(Nb), 몰리브덴(Mo), 탄탈(Ta), 크롬(Cr) 또는 이들의 화합물(예를 들면, TiN 등의 질화물이나, WSi2, MoSi2, TiSi2, TaSi2등의 실리사이드)로 이루어지는 경우, 마스크 재료층으로서는 동(Cu), 금(Au) 또는 백금(Pt) 중 최소한 어느 하나를 사용할 수 있다.
제1B 양태 및 제1C 양태에 관한 제조 방법에서, 도전 재료층의 전면에 마스크 재료층을 형성할 때에는, 좁은 주형부의 내부에도 마스크 재료층을 억지로 들어가게 하는 것이 가능한 제조 방법을 채용할 필요가 있다. 전해(電解) 도금법이나 무전해 도금법이 바람직한 방법이다. 스퍼터법이나 CVD법을 채용하는 경우에는, 스텝 커버리지를 개선하기 위한 연구를 실시하는 것이 특히 바람직하다. 예를 들면, 스퍼터법을 채용하는 경우에는, 대강 300℃ 이상의 제막 온도로 이른바 고온 리플로 스퍼터를 행하거나, 또는 고압 스퍼터를 행하는 것이 바람직하다. 또, CVD법을 채용하는 경우에는, 바이어스 ECR(전기 사이클로트론 공명(共鳴)) 플라스마 장치를 사용하는 것이 바람직하다.
본 발명의 제1D 양태에 관한 전계 방출 소자의 제조 방법(이하, "제1D 양태에 관한 제조 방법"이라고 함)은, 공정 (e)에서, 전자 방출부 형성용의 도전 재료층을 형성하기 전에, 개구부 내를 포함하는 전면에 밀착층을 형성하고,
공정 (g)에서, 도전 재료층의 에칭 속도와 밀착층의 속도가 마스크 재료층의 에칭 속도보다 빨라지는 이방성 에칭 조건 하에서, 도전 재료층, 마스크 재료층 및 밀착층을 에칭하는 것이다.
도전 재료층과 밀착층의 에칭 속도는 동일하지 않아도, 어느 정도까지의 차라면 실용 상으로는 허용되는 취지를 전술했지만, 공정 (g)에서의 전자 방출부 형성용 도전 재료층의 에칭 속도 R1과 밀착층의 에칭 속도 R2가, R2≤R1≤5R2의 관계를 만족시키는 것이 바람직하다. 특히, 전자 방출부 형성용의 도전 재료층과 밀착층이 동일한 도전 재료로 이루어지는 경우에는, 대강 R2=R1로 할 수 있다.
제1A 양태 내지 제1D 양태에 관한 제조 방법에서는, 개구부의 상단부와 바닥부와의 사이의 단차를 반영한 요부를 도전 재료층의 표면에 형성할 필요 때문에, 이 도전 재료층을 스텝 커버리지(단차 피복성)가 우수한 CVD법에 의해 형성하는 것이 특히 바람직하다.
본 발명의 제2 양태에 의한 전계 방출 소자는,
(A) 지지체 상에 형성된 캐소드 전극,
(B) 지지체 및 캐소드 전극 상에 형성된 절연층,
(C) 절연층 상에 형성된 게이트 전극,
(D) 게이트 전극과 절연층을 관통하는 개구부, 및
(E) 개구부의 바닥부에 위치하고, 선단부가 원뿔형 형상을 가지는 전자 방출부
를 구비하는 냉음극 전계 방출 소자로서,
캐소드 전극의 표면을 기준으로 한 개구부 벽면의 경사각을 θw, 캐소드 전극의 표면을 기준으로 한 선단부 사면(斜面)의 경사각을θe로 한 경우, θw<θe<90°의 관계를 만족시키는 것이다.
본 발명의 제2 양태에 관한 표시 장치는, 본 발명의 제2 양태에 관한 전계 방출 소자를 적용한 표시 장치이다. 즉,
복수의 화소로 구성되고,
각 화소는 복수의 냉음극 전계 방출 소자와, 복수의 냉음극 전계 방출 소자에 대향하도록 기판 상에 형성된 애노드 전극 및 형광체층으로 구성되고,
각 냉음극 전계 방출 소자는;
(A) 지지체 상에 형성된 캐소드 전극,
(B) 지지체 및 캐소드 전극 상에 형성된 절연층,
(C) 절연층 상에 형성된 게이트 전극,
(D) 게이트 전극과 절연층을 관통하는 개구부, 및
(E) 개구부의 바닥부에 위치하고, 선단부가 원뿔형 형상을 가지는 전자 방출부
를 구비하는 냉음극 전계 방출 표시 장치로서,
캐소드 전극의 표면을 기준으로 한 개구부의 벽면의 경사각을 θw, 캐소드 전극의 표면을 기준으로 한 선단부의 사면의 경사각을 θe로 한 경우, θw<θe<90°의 관계를 만족시키는 것이다.
전술한 바와 같이, 캐소드 전극의 표면을 기준으로 한 개구부의 벽면의 경사각 θw가 캐소드 전극의 표면을 기준으로 한 선단부 사면의 경사각 θe보다도 작게(θw<θe) 선택되어 있음에 따라, 본 발명의 제2 양태에 관한 전계 방출 소자, 및 본 발명의 제2 양태에 관한 표시 장치는 충분한 높이를 가지는 전자 방출부를 구비하면서도, 게이트 전극과 전자 방출부 간의 단락이 확실하게 방지된 구성을 가진다. 본 발명의 제2 양태에 관한 전계 방출 소자를 제공하기 위한 방법은 전술한 바와 같다.
본 발명의 제3 양태에 관한 전계 방출 소자는,
(A) 지지체 상에 형성된 캐소드 전극,
(B) 지지체 및 캐소드 전극 상에 형성된 절연층,
(C) 절연층 상에 형성된 게이트 전극,
(D) 게이트 전극과 절연층을 관통하는 개구부, 및
(E) 개구부의 바닥부에 위치한 전자 방출부
를 구비하는 냉음극 전계 방출 소자로서,
전자 방출부는 기부(基部)와 기부 상에 형성된 원뿔형의 첨예부로 이루어진다.
본 발명의 제2 양태에 관한 전계 방출 소자의 제조 방법(이하, "제2 양태에 관한 제조 방법"이라고 함)은, 본 발명의 제3 양태에 관한 전계 방출 소자를 제조하기 위한 방법이다. 즉, 기부와 기부 상에 형성된 원뿔형의 첨예부로 이루어지는 전자 방출부를 가지는 전계 방출 소자의 제조 방법으로서,
(a) 지지체 상에 캐소드 전극을 형성하는 공정,
(b) 지지체 및 캐소드 전극 상에 절연층을 형성하는 공정,
(c) 절연층 상에 게이트 전극을 형성하는 공정,
(d) 최소한 절연층을 관통하고, 캐소드 전극이 노출된 바닥부를 가지는 개구부를 형성하는 공정,
(e) 개구부의 바닥부를 제1 도전 재료층으로 이루어지는 기부로 매입(埋入)하는 공정,
(f) 개구부의 잔부(殘部)를 포함하는 전면에 제2 도전 재료층을 형성하는 공정,
(g) 개구부의 중앙부에 위치하는 제2 도전 재료층의 영역을 차폐하도록, 마스크 재료층을 제2 도전 재료층 상에 형성하는 공정, 및
(h) 지지체에 대하여 수직 방향에서의 제2 도전 재료층의 에칭 속도가 지지체에 대하여 수직 방향에서의 마스크 재료층의 에칭 속도보다 빨라지는 이방성 에칭 조건 하에서, 제2 도전 재료층과 마스크 재료층를 에칭하여, 제2 도전 재료층으로 이루어지는 첨예부를 기부 상에 형성하는 공정으로 이루어진다.
본 발명의 제3 양태에 관한 표시 장치는, 본 발명의 제3 양태에 관한 전계 방출 소자를 적용한 표시 장치이다. 즉,
복수의 화소로 구성되고,
각 화소는 복수의 냉음극 전계 방출 소자와, 복수의 냉음극 전계 방출 소자에 대향하도록 기판 상에 형성된 애노드 전극 및 형광체층으로 구성되고,
각 냉음극 전계 방출 소자는;
(A) 지지체 상에 형성된 캐소드 전극,
(B) 지지체 및 캐소드 전극 상에 형성된 절연층,
(C) 절연층 상에 형성된 게이트 전극,
(D) 게이트 전극과 절연층을 관통하는 개구부, 및
(E) 개구부의 바닥부에 위치하는 전자 방출부
를 구비하는 냉음극 전계 방출 표시 장치로서,
전자 방출부는 기부와, 기부 상에 형성된 원뿔형의 첨예부로 이루어지는 것이다.
본 발명의 제2 양태에 관한 제조 방법에 있어서, 공정 (e)에서는, 개구부 내를 포함하는 전면에 제1 도전 재료층을 형성한 후, 제1 도전 재료층을 에칭하여 개구부의 바닥부를 기부로 매입하는 것이 바람직하다. 공정 (e)에서는, 개구부 내를 포함하는 전면에 제1 도전 재료층를 형성하고, 또한 제1 도전 재료층의 전면에 평탄화층을 표면이 대략 평탄하게 되도록 형성하고, 평탄화층과 제1 도전 재료층의 에칭 속도가 대략 동일한 조건 하에서 이들 양층을 에칭함으로써, 개구부의 바닥부를 상면이 평탄한 기부로 매입할 수 있다.
본 발명의 제3 양태에 관한 전계 방출 소자 또는 표시 장치에서는, 전자 방출부의 기부와 첨예부가 상이한 도전 재료로 구성되어 있어도 된다. 그리고, 이와 같은 구성을 본 발명의 제3A 양태에 관한 전계 방출 소자 또는 표시 장치라고 하는 경우가 있다. 이러한 전계 방출 소자를 형성하는 데는, 제2 양태에 관한 제조 방법에서, 기부 형성용의 제1 도전 재료층과 첨예부 형성용의 제2 도전 재료층으로서, 종류가 상이한 도전 재료층을 선택하면 된다. 이 때, 고전계에 노출되는 첨예부는 고융점 금속계 재료로 구성하는 것이 바람직하고, 이러한 고융점 금속계 재료로서는, 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 니오브(Nb), 탄탈(Ta), 크롬(Cr) 등의 단체, 또는 이들 금속 원소를 함유하는 합금, 또는 이들 금속 원소를 함유하는 화합물(예를 들면, TiN 등의 질화물이나, WSi2, MoSi2, TiSi2, TaSi2등의 실리사이드)을예시할 수 있다. 특히, CVD법으로 형성되는 텅스텐(W)층의 에칭에 의해 첨예부를 구성하는 것이 적합하다. 기부는, 상기 고융점 금속 중에서 첨예부를 구성하는 것과 상이한 고융점 금속을 선택하여 형성해도 되고, 불순물을 함유하는 폴리실리콘층 등의 반도체 재료를 사용해도 된다.
본 발명의 제3 양태에 관한 전계 방출 소자 또는 표시 장치에서는, 전자 방출부의 기부와 첨예부가 상이한 도전 재료로 구성되어 있어도 된다. 그리고, 이와 같은 구성을 본 발명의 제3B 양태에 관한 전계 방출 소자 또는 표시 장치라고 하는 경우가 있다. 이러한 전계 방출 소자를 형성하는 데는, 제2 양태에 관한 제조 방법에서, 기부 형성용의 제1 도전 재료층과 첨예부 형성용의 제2 도전 재료층으로서, 종류가 상이한 도전 재료층을 선택하면 된다. 전자 방출부의 첨예부는, 캐소드 전극에 대하여 대략 수직의 결정입계를 가지는 것이 바람직하다. 이러한 첨예부를 형성하는 데는, 기부 형성용의 제1 도전 재료층과 첨예부 형성용의 제2 도전 재료층을 CVD법에 의해 형성하고, 제2 도전 재료층의 에칭 시에 캐소드 전극에 대하여 대략 수직의 결정입계를 가지는 부분을 첨예부로서 남겨두도록 하면 된다.
본 발명의 제3B 양태에 관한 전계 방출 소자, 그 제조 방법 또는 표시 장치에 있어서, 제1 도전 재료층 및 제2 도전 재료층은, 텅스텐(W), 니오브(Nb), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr) 등의 금속층, 또는 이들 금속 원소를 함유하는 합금층, 또는 이들 금속 원소를 함유하는 화합물(예를 들면, TiN 등의 질화물이나, WSi2, MoSi2, TiSi2, TaSi2등의 실리사이드)을 사용하여 형성할 수 있다.
본 발명의 제3 양태에 관한 전계 방출 소자 또는 표시 장치에 있어서는, 캐소드 전극의 표면을 기준으로 한 개구부의 벽면 경사각을 θw, 캐소드 전극의 표면을 기준으로 한 첨예부 사면(斜面)의 경사각을θp로 했을 때, θw<θp<90°의 관계가 만족되어 있어도 된다. 그리고, 이와 같은 구성을 본 발명의 제3C 양태에 관한 전계 방출 소자 또는 표시 장치라고 하는 경우가 있다. 이러한 전계 방출 소자를 형성하는 데는, 제2 양태에 관한 제조 방법에서, 공정 (d)에서는 캐소드 전극의 표면을 기준으로 한 경사각 θw를 가지는 개구부를 절연층에 형성하고, 공정 (h)에서는, 캐소드 전극의 표면을 기준으로 한 사면의 경사각 θp가 θw<θp<90°의 관계를 만족시키는 첨예부를 형성하면 된다. 이 이유에 대해서는, 본 발명의 제1 양태에 관한 제조 방법에 관해 설명한 바와 같다.
본 발명의 제2 양태에 관한 제조 방법은, 공정 (f)의 베리에이션(variation)에 의해, 다시 제2A 양태로부터 제2D 양태로 대별할 수 있다.
즉, 본 발명의 제2A 양태에 관한 전계 방출 소자의 제조 방법(이하, "제2A 양태에 관한 제조 방법"이라고 함)은, 공정 (f)에서, 개구부의 잔부를 포함하는 전부에 첨예부 형성용의 제2 도전 재료층을 형성할 때에, 개구부의 상단부와 바닥부와의 사이의 단차를 반영하여 요부를 첨예부 형성용의 제2 도전 재료층의 표면에 형성하고,
공정 (g)에서는, 제2 도전 재료층의 전면에 마스크 재료층을 형성한 후, 마스크 재료층을 제2 도전 재료층의 평탄면이 노출될 때까지 제거하여, 마스크 재료층을 요부에 남긴다. 요부에 매입된 마스크 재료층의 표면은 대략 평탄한 것이 바람직하다. 따라서, 제2 도전 재료층의 전면에 형성된 단계에서 마스크 재료층의 표면이 대략 평탄한 경우에는, 마스크 재료층의 제거를 이방성 에칭 조건에 의한 에칭법이나, 연마법, 또는 이들 방법의 조합에 의해 행하면 된다. 또, 도전 재료층의 전면에 형성된 단계에서 마스크 재료층의 표면이 대략 평탄하지 않은 경우에는, 마스크 재료층의 제거를 연마법에 의해 행하면 된다. 마스크 재료층을 구성할 수 있는 재료는, 제1A 양태에 관한 제조 방법에 관해 전술한 바와 같다.
본 발명의 제2B 양태 및 제2C 양태에 관한 전계 방출 소자의 제조 방법은, 마스크 재료층에 의해 차단되는 도전 재료층의 영역을, 제2A 양태에 관한 제조 방법보다 좁게 하는 것을 가능하게 한다. 즉, 본 발명의 제2B 양태에 관한 전계 방출 소자의 제조 방법(이하, "제2B 양태에 관한 제조 방법"이라고 함)은, 공정 (f)에서, 개구부의 상단부와 바닥부와의 사이의 단차를 반영하여, 주형부와 이 주형부의 상단과 연통되는 확대부로 이루어지는 대략 깔때기형의 요부를 첨예부 형성용의 제2 도전 재료층의 표면에 형성하고,
공정 (g)에서, 제2 도전 재료층의 전면에 마스크 재료층을 형성한 후, 마스크 재료층과 제2 도전 재료층을 지지체의 표면에 대하여 평행하는 면 내에서 제거하여, 주형부에 마스크 재료층을 남긴다.
또, 본 발명의 제2C 양태에 관한 전계 방출 소자의 제조 방법(이하, "제2C 양태에 관한 제조 방법"이라고 함)은, 공정 (f)에서, 개구부의 상단부와 바닥부와의 사이의 단차를 반영하여, 주형부와 상기 주형부의 상단과 연통되는 확대부를 가지는 대략 깔때기형의 요부를 첨예부 형성용 제2 도전 재료층의 표면에 형성하고,
공정 (g)에서, 제2 도전 재료층의 전면에 마스크 재료층을 형성한 후, 제2 도전 재료층 상 및 확대부 내의 마스크 재료층을 제거하여, 주형부에 마스크 재료층을 남긴다.
제2B 양태 및 제2C 양태에 관한 제조 방법에 있어서, 도전 재료층의 표면에 대략 깔때기형의 요부를 형성하기 위해 필요한 조건이나, 마스크 재료층으로서 사용할수 있는 재료에 대해서는, 제1B 양태 및 제1C 양태에 관해 전술한 바와 같다.
제2 양태에 관한 전계 방출 소자의 제조 방법에 있어서, 공정(f)에서는, 첨예부 형성용의 제2 도전 재료층을 형성하기 전에, 개구부의 잔부를 포함하는 전면에 밀착층을 형성해도 된다. 이 밀착층으로서는, 캐소드 전극과 전자 방출부의 사이에서 사용 가능한 전술한 밀착층을 사용할 수 있다.
본 발명의 제2D 양태에 관한 전계 방출 소자의 제조 방법(이하, "제2D 양태에 관한 제조 방법"이라고 함)은, 개구부의 잔부를 포함하는 전면에 밀착층을 형성한 경우에,
공정 (h)에서, 지지체에 대하여 수직 방향에서의 제2 도전 재료층의 에칭 속도와 지지체에 대하여 수직 방향에서의 밀착층의 에칭 속도가 지지체에 대하여 수직 방향에서의 마스크 재료층의 에칭 속도보다 높은 이방성 에칭 조건 하에서 제2 도전 재료층, 마스크 재료층 및 밀착층을 에칭한다.
제2 도전 재료층과 밀착층의 에칭 속도는 동일하지 않아도, 어느 정도까지의 차라면 실용 상에서는 허용되는 취지를 전술했지만, 공정 (h)에서의 전자 방출부 형성용의 제2 도전 재료층의 에칭 속도 R1과 밀착층의 에칭 속도 R2가, R2≤R1≤5R2의 관계를 만족시키는 것이 바람직하다. 특히, 첨예부 형성용의 제2 도전 재료층과 밀착층이 동일한 도전 재료로 이루어지는 경우에는, 대강 R2≒R1로 할 수 있다.
제2A 양태 내지 제2D 양태에 관한 제조 방법에 있어서는, 개구부의 상단부와 바닥부와의 사이의 단차를 반영한 요부를 도전 재료층의 표면에 형성할 필요 때문에, 이 도전 재료층을 스텝 커버리지(단차 피복성)가 우수한 CVD법에 의해 형성하는 것이 특히 바람직하다.
본 발명의 제3 양태에 관한 전계 방출 소자 또는 표시 장치에 있어서는, 게이트 전극상에는 추가로 제2 절연층이 형성되고, 제2 절연층 상에 집속 전극이 형성되어 있어도 된다.
본 발명의 모든 양태에 관한 전계 방출 소자를 구성하는 지지체는, 최소한 표면이 절연성 부재로 구성되어 있으면 되며, 유리 기판, 표면에 절연막이 형성된 유리 기판, 석영 기판, 표면에 절연막이 형성된 석영 기판, 표면에 절연막이 형성된 반도체 기판을 사용할 수 있다. 또, 본 발명의 표시 장치에서도, 기판은 최소한 표면이 절연성 부재로 구성되어 있으면 되며, 유리 기판, 표면에 절연막이 형성된 유리 기판, 석영 기판, 표면에 절연막이 형성된 석영 기판, 표면에 절연막이 형성된 반도체 기판을 사용할 수 있다.
절연층의 구성 재료로서는, SiO2, SiN, SiON, 유리 페이스트(glass paste) 경화물을 단독 또는 적당히 적층하여 사용할 수 있다. 절연층의 제막에는, CVD법, 도포법, 스퍼터법, 인쇄법 등 공지의 프로세스를 이용할 수 있다.
게이트 전극, 캐소드 전극 및 집속 전극은 텅스텐(W), 니오브(Nb), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr) 알루미늄(Al), 동(Cu), 은(Au) 등의 금속층, 또는 이들 금속 원소를 함유하는 합금층, 또는 이들 금속 원소를 함유하는 화합물(예를 들면, TiN 등의 질화물이나, WSi2, MoSi2, TiSi2, TaSi2등의 실리사이드), 또는 다이아몬드 등의 반도체층을 사용하여 형성할 수 있다. 다만, 본 발명에서는 전자 방출부를 에칭에 의해 형성할 때에, 이들 전극이 노출되는 경우가 있기 때문에, 전자 방출부를 구성하는 도전 재료층에 대하여 에칭 선택비를 확보할 수 있는 재료를 선택할 필요가 있다.
다음에, 도면을 참조하여, 발명의 실시 형태(이하, 실시 형태라고 약칭함)에 따라 본 발명을 설명한다.
실시 형태 1
실시 형태 1은 본 발명의 제1 양태에 관한 전계 방출 소자, 이러한 전계 방출 소자를 구비한 본 발명의 제1 양태에 관한 표시 장치, 및 본 발명의 제1A 양태에 관한 전계 방출 소자의 제조 방법에 관한 것이다. 실시 형태 1의 전계 방출 소자의 개략적인 부분 단면도를 도 1 (A)에 나타냈고, 특히 전자 방출부와 그 근방 부재의 개략도를 도 1 (B)에 나타냈다. 또, 표시 장치의 개략적인 부분 단면도를 도 2에 나타냈다. 또한, 전계 방출 소자의 제조 방법을 도 3 (A), 3 (B), 4 (A), 4 (B), 5 (A), 5 (B), 6 (A), 6 (B), 7 (A), 7 (B) 및 7 (C)에 나타냈다.
이 전계 방출 소자는, 예를 들면 유리 기판으로 이루어지는 지지체(10)와, 크롬(Cr)으로 이루어지는 캐소드 전극(11)과, SiO2로 이루어지는 절연층(12)과, 크롬으로 이루어지는 게이트 전극(13), 원뿔형 형상을 가지고 텅스텐(W)층으로 이루어지는 전자 방출부(16e)로 구성되어 있다. 여기에서, 캐소드 전극(11)은 지지체(10) 상에 형성되어 있다. 절연층(12)은 지지체(10) 및 캐소드 전극(11) 상에 형성되고, 또한 게이트 전극(13)은 절연층(12) 상에 형성되어 있다. 게이트 전극(13)과 절연층(12)에는, 바닥부에 캐소드 전극(11)이 노출된 개구부(14)가 형성되고, 절연층(12)에 형성된 개구부의 측벽면은 게이트 전극(13)의 개구 단부(端部)보다도 후퇴하고 있다. 전자 방출부(16e)는 이러한 개구부(14)의 대략 중앙에서 캐소드 전극(11) 상에 형성되어 있다. 전자 방출부(16e)의 선단부는 추형(錘形) 형상, 구체적으로는 원뿔형 형상을 가진다. 또, 전자 방출부(16e)는 결정질의 도전 재료로 이루어진다. 그리고, 전자 방출부(16e)와 캐소드 전극(11)과의 사이에는 밀착층(15e)이 형성되어 있지만, 이것은 전계 방출 소자의 동작상 불가결한 부재가 아니라, 제조상의 이유로 형성되며, 전자 방출부(16e)를 에칭에 의해 형성할 때에 잔존한 것이다.
실시 형태 1의 표시 장치는, 도 2에 나타낸 바와 같이, 복수의 화소로 구성되어 있다. 각 화소는 전술한 전계 방출 소자의 복수개, 이들에 대향 배치되어 기판(160) 상에 형성된 애노드 전극(162) 및 형광체층(161)으로 이루어진다. 애노드 전극(162)은 알루미늄으로 이루어지며, 유리로 이루어지는 기판(160) 상에 소정의 패턴을 가지고 형성된 형광체층(161)을 피복하도록 형성되어 있다. 기판(160) 상에서의 형광체층(161)과 애노드 전극(162)의 적층순을 상기와 반대로 해도 상관없지만, 이 경우에는, 표시 장치의 관찰면측에서 보아 애노드 전극(162)이 형광체층(161)의 바로 앞으로 오기 때문에, 애노드 전극(162)을 ITO(인디움-석 산화물) 등의 투명 도전 재료로 구성할 필요가 있다.
실제의 표시 장치의 구성에 있어서는, 전계 방출 소자는 캐소드 패널(CP), 애노드 전극(162) 및 형광체층(161)은 애노드 패널(AP)의 구성 요소이며, 이들 캐소드 패널(CP)과 애노드 패널(AP)이 프레임(도시하지 않음)을 통해 접합되며, 양 패널과 프레임에 에워싸인 공간이 고진공(高眞空)으로 배기되고 있다. 전자 방출부(16e)에는 캐소드 전극(11)을 통해 주사 회로(163)로부터 상대적으로 네거티브 전압이 인가되고, 게이트 전극(13)에는 제어 회로(164)로부터 상대적으로 포지티브 전압이 인가되고, 애노드 전극(162)에는 게이트 전극(13)보다도 더욱 높은 포지티브 전압이 가속 전원(165)으로부터 인가된다. 표시 장치에서 표시를 행하는 경우, 제어 회로(164)에는 비디오 신호, 주사 회로(163)에는 주사 신호가 입력된다. 캐소드 전극(11)과 게이트 전극(13)에 전압을 인가했을 때에 발생하는 전계에 의해, 전자 방출부(16e)의 선단부로부터 전자(e)가 꺼내진다. 이 전자(e)가 애노드 전극(162)으로 끌어 당겨져 형광체층(161)에 충돌하면, 형광체층(161)이 발광하여, 원하는 화상을 얻을 수 있다.
그런데, 텅스텐층으로 이루어지는 전자 방출부(16e)의 선단부, 또는 전자 방출부(16e)의 전체는 원뿔형 형상을 가지고 있고, 텅스텐의 결정입계 방향은 도 1 (B)에 화살표로 나타낸 바와 같이, 캐소드 전극(11)에 대하여 대략 수직이다. 이 방향은 이상적인 전자의 방출 방향, 즉 이 전계 방출 소자가 표시 장치에 내장된 경우에, 애노드 전극(162)에 대하여 수직이 되는 방향으로 거의 일치하고 있다. 이에 따라, 고전계 하에서 전자 방출이 반복된 경우에도 전자 방출부(16e)의 결정 구조가 파괴되기 어려워, 전계 방출 소자, 나아가서는 표시 장치의 수명 장기화가 실현된다.
또, 전자 방출부(16e)의 표면은, 이상적으로는 성장 경계면(GB)으로 된다. 이 성장 경계면(GB)은 전자 방출부 형성용의 도전 재료층을 개구부(14) 내에 성장시킬 때에, 필연적으로 형성된다. 즉, 개구부(14)의 바닥면과 측벽면으로부터 각각에 대하여 수직으로 성장해 온 도전 재료층의 성장 선단면끼리 충돌하는 부분이 성장 경계면(GB)이며, 성장 경계면(GB)을 사이에 두고 인접하는 도전 재료층의 각 영역에서는, 결정입계의 방향이 서로 상이하다. 따라서, 전자 방출부(16e)의 표면이 성장 경계면이라고 하는 것은, 그 전자 방출부(16e)의 내부에서 결정입계의 배향성이 대략 단일인 것을 의미하며, 그러므로 이상적이라고 할 수 있다.
다음에, 실시 형태 1에 관한 전계 방출 소자의 제조 방법을, 도 3 (A), 3 (B), 4 (A), 4 (B), 5 (A), 5 (B), 6 (A), 6 (B), 7 (A) 7 (B) 및 7 (C)를 참조하여 설명한다.
[공정-100]
먼저, 일예로서 유리 기판 상에 두께 약 0.6㎛의 SiO2층을 형성하여 이루어지는 지지체(10) 상에, 크롬(Cr)으로 이루어지는 캐소드 전극(11)을 형성한다. 구체적으로는, 지지체(10) 상에, 예를 들면 스퍼터법이나 CVD법으로 크롬층을 퇴적시키고, 이러한 크롬층을 패터닝함으로써, 행(行) 방향으로 평행으로 연장되는 띠형의 복수의 캐소드 전극(11)을 형성할 수 있다. 캐소드 전극(11)의 폭은, 예를 들면 50㎛, 전극 간 스페이스는, 예를 들면 30㎛로 한다. 그 후, 캐소드 전극(11) 상을 포함하는 지지체(10) 상에, SiO2로 이루어지는 절연층(12)을 플라스마 CVD법으로 형성한다. 원료 가스로서 TEOS(테트라에톡시실란)를 사용하는 경우의 CVD 조건의 일예를 다음의 표 1에 나타낸다. 절연층(12)의 두께는 약 1㎛로 한다. 다음에, 절연층(12) 상의 전면에 크롬으로 이루어지는 도전층을 스퍼터법으로 제막하고, 이 도전층의 패터닝을 행하여 열(列) 방향, 즉 캐소드 전극(11)과 직교하는 방향으로 평행으로 연장되는 띠형의 복수의 게이트 전극(13)을 형성한다. 스퍼터 조건의 일예를 다음의 표 2에 나타낸다. 또, 도전층의 패터닝을 행하기 위한 에칭 조건의 일예를 다음의 표 3에 나타낸다.
TEOS 유량 800SCCM
O2유량 600SCCM
압력 1.1kPa
RF 파워 0.7kW(13.56MHz)
제막 온도 40℃
Ar 유량 100SCCM
압력 5Pa
DC 파워 2kW
스퍼터 온도 200℃
Cl2유량 100SCCM
O2유량 100SCCM
압력 0.7Pa
RF 파워 0.8kW(13.56MHz)
에칭 온도 60℃
다음에, 캐소드 전극(11)과 게이트 전극(13)과의 중복 영역, 즉 1화소 영역에 있어서, 게이트 전극(13)과 절연층(12)을 관통하는 개구부(14)를 형성한다. 개구부(14)의 평면 형상은 직경 0.3㎛의 원형이다. 이 개구부(14)는 통상, 1화소 영역에 500∼5000개 정도 형성된다. 개구부(14)를 형성하는 데는, 통상의 포토리소그래피 기술에 의해 형성된 레지스트층을 마스크로 하고, 먼저 염소계의 에칭 가스를 사용한 RIE(반응성 이온 에칭)법에 의해 게이트 전극(13)에 개구부를 형성하고, 계속해서, 플루오로카본계의 에칭 가스를 사용한 RIE법에 의해 절연층(12)에 개구부를 형성한다. 게이트 전극(13)에 개구부(14)를 형성할 때의 RIE 조건은, 표 3에 나타낸 바와 같이 하면 된다. 절연층(12)에 개구부(14)를 형성할 때의 RIE 조건의 일예를 다음의 표 4에 나타냈다. RIE 종료 후의 레지스트층은 애싱(ashing)에 의해 제거한다. 애싱 조건의 일예를, 다음의 표 5에 나타낸다. 이와 같이 하여, 도 3 (A)에 나타낸 구조를 얻을 수 있다.
에칭 장치 평행 평판형 RIE 장치
C4F8유량 30SCCM
CO 유량 70SCCM
Ar 유량 300SCCM
압력 7.3Pa
RF 파워 1.3kW(13.56MHz)
에칭 온도 20℃
O2유량 1200SCCM
압력 75Pa
RF 파워 1.3kW(13.56MHz)
애싱 온도 300℃
[공정-110]
다음에, 도 3 (B)에 나타낸 바와 같이, 바람직하게는 전면에 밀착층(15)을 스퍼터법으로 형성한다. 이 밀착층(15)은 게이트 전극(13)의 비형성부나 개구부(14)의 측면벽에 노출되어 있는 절연층(12)과, 다음 공정에서 전면적으로 제막되는 도전 재료층(16)과의 사이의 밀착성을 높이기 위해 형성되는 층이다. 여기에서는, 도전 재료층(16)을 텅스텐으로 형성하는 것을 전제로 하고, 텅스텐과의 밀착성이 우수한 질화 티탄(TiN)으로 이루어지는 밀착층(15)을, 스퍼터법에 의해 0.07㎛의 두께로 형성한다. 이 때의 스퍼터 조건의 일예를 다음의 표 6에 나타낸다.
Ar 유량 30SCCM
N2유량 60SCCM
압력 0.67Pa
DC 파워 3kW
스퍼터 온도 200℃
[공정-120]
다음에, 도 4 (A)에 나타낸 바와 같이, 개구부(14) 내를 포함하는 전면에, 전자 방출부 형성용의 도전 재료층(16)을 형성한다. 여기에서는, 도전 재료층(16)으로서, 두께 약 0.6㎛의 텅스텐층을 수소 환원 감압 CVD법에 의해 제막한다. 제막 조건을 다음의 표 7에 예시한다.
제막된 도전 재료층(16)의 표면에는, 개구부(14)의 상단부와 바닥부와의 사이의 단차를 반영한 요부(16A)가 형성된다.
WF6유량 95SCCM
H2유량 700SCCM
압력 1.2×104Pa
제막 온도 430℃
[공정-130]
다음에, 개구부(14)의 중앙부에 위치하는 도전 재료층(16)의 영역(구체적으로는 요부(16A))을 차폐하도록 마스크 재료층(17)을 형성한다. 즉, 먼저 도 4 (B)에 나타낸 바와 같이, 도전 재료층(16)의 위에 마스크 재료층(17)을 형성한다. 이 마스크 재료층(17)은, 도전 재료층(16)의 요부(16A)를 흡수하여, 대략 평탄한 표면을 달성한다. 여기에서는, 스핀 코트법에 의해 형성되는 두께 8.35㎛의 레지스트층을 마스크 재료층(17)으로 한다. 다음에, 도 5 (A)에 나타낸 바와 같이, 마스크 재료층(17)을 산소계 가스를 사용한 RIE법에 의해 에칭한다. 이 때의 RIE 조건의 일예를 다음의 표 8에 나타냈다. 이 에칭은 도전 재료층(16)의 평탄면이 노출된 시점에서 종료한다. 이에 따라, 도전 재료층(16)의 요부(16A)을 평탄하게 매입하도록 마스크 재료층(17)이 남는다.
O2유량 100SCCM
압력 5.3Pa
RF 파워 0.7kW(13.56MHz)
에칭 온도 20℃
[공정-140]
다음에, 도 5 (B)에 나타낸 바와 같이, 도전 재료층(16)과 마스크 재료층(17)과 밀착층(15)을 에칭하여, 원뿔 형상의 전자 방출부(16e)를 형성한다. 이들 층의 에칭은, 도전 재료층(16)의 에칭 속도가 마스크 재료층(17)의 에칭 속도보다도 빨라지는 이방성 에칭 조건 하에서 행한다. 이 때의 에칭 조건을 다음의 표 9에 나타낸다.
SF6유량 150SCCM
O2유량 30SCCM
Ar 유량 90SCCM
압력 35Pa
RF 파워 0.7kW(13.56MHz)
[공정-150]
이후, 등방적인 에칭 조건으로 개구부(14) 내부에서 절연층(12)에 형성된 개구부의 측벽면을 후퇴시키면, 도 1 (A)에 나타낸 전계 방출 소자가 완성된다. 등방적인 에칭은 케미컬 드라이 에칭과 같이 래디컬(radical)을 주(主)에칭 종(種)으로서 이용하는 드라이 에칭, 또는 에칭액을 이용하는 웨트(wet) 에칭에 의해 행할 수 있다. 에칭액으로서는, 예를 들면 49% 불산 수용액과 순수(純水)의 1 : 100(용적비) 혼합액을 사용할 수 있다. 이어서, 이러한 전계 방출 소자가 다수 형성된 캐소드 패널(CP)을 애노드 패널(AP)과 조합함으로써, 표시 장치를 제작한다. 구체적으로는 세라믹스나 유리로 제작된 높이 약 1mm의 프레임을 준비하고, 프레임과 애노드 패널(AP), 및 프레임과 캐소드 패널(CP)과의 사이에 프릿(frit) 유리로 이루어지는 실(seal) 재료를 도포해 두고, 이러한 실 재료를 건조한 후, 약 450℃에서 10∼30분 소성하면 된다. 이후, 표시 장치의 내부를 10-4Pa 정도의 진공도가 될 때까지 배기하여 적당한 방법으로 밀봉한다.
여기에서, [공정-140]에 있어서, 전자 방출부(16e)가 형성되는 기구에 대하여, 도 6 (A) 및 6 (B)를 참조하여 설명한다. 도 6 (A)는 에칭의 진행에 따라, 피에칭물의 표면 프로파일이 일정 시간마다 어떻게 변화되는가를 나타낸 개략도이며, 도 6 (B)는 에칭 시간과 개구부 중심에서의 피에칭물의 두께와의 관계를 나타낸 그래프이다. 개구부 중심에서의 마스크 재료층의 두께를 hp, 개구부 중심에서의 전자 방출부의 높이를 he로 한다.
도 9에 나타낸 에칭 조건에서는, 레지스트 재료로 이루어지는 마스크 재료층(17)의 에칭 속도보다도, 도전 재료층(16)의 에칭 속도 쪽이 당연히 빠르다.마스크 재료층(17)이 존재하지 않는 영역에서는, 도전 재료층(16)이 바로 에칭되기 시작해, 피에칭물의 표면이 신속하게 하강되어 간다. 이에 대하여, 마스크 재료층(17)이 존재하는 영역에서는, 먼저 이 마스크 재료층(17)이 제거되지 않으면 그 아래의 도전 재료층(16)의 에칭이 시작되지 않기 때문에, 마스크 재료층(17)이 에칭되고 있는 동안은 피에칭물 두께의 감소 운동은 늦게(hp감소 구간), 마스크 재료층(17)이 소실된 시점에서 개시되어, 피가공물의 두께의 감소 운동이 마스크 재료층(17)이 존재하지 않는 영역과 동일하게 빨라진다(he감소 구간). hp감소 구간의 개시 시기는, 마스크 재료층(17)이 두께가 최대로 되는 개구부 중심에서 가장 늦고, 마스크 재료층(17)이 얇은 개구부 주변으로 향해 빨라진다. 이와 같이 하여, 원뿔 형상의 전자 방출부(16e)가 형성된다.
레지스트 재료로 이루어지는 마스크 재료층(17)의 에칭 속도에 대한 도전 재료층(16)의 에칭 속도의 비를 "대(對)레지스트 선택비"라고 하기로 한다. 이 대레지스트 선택비가, 전자 방출부(16e)의 높이와 형상을 결정하는 중요한 인자인 것을, 도 7 (A), 7 (B) 및 7 (C)를 참조하여 설명한다. 도 7 (A)는 대레지스트 선택비가 상대적으로 작은 경우, 도 7 (C)는 대레지스트 선택비가 상대적으로 큰 경우, 도 7 (B)는 이들의 중간인 경우의 전자 방출부(16e)의 형상을 나타내고 있다. 대레지스트 선택비가 클 수록, 마스크 재료층(17)의 막 감소와 비교하여 도전 재료층(16)의 막 감소가 심해지므로, 전자 방출부(16e)는 보다 높고, 또한 예리하게 되는 것을 알 수 있다. 대레지스트 선택비는 SF6유량에 대한 O2유량의 비율을 높이면 저하된다. 또, 기판 바이어스를 병용하여 이온의 입사 에너지를 변화시키는 것이 가능한 에칭 장치를 사용하는 경우에는, RF 바이어스 파워를 높이거나, 바이어스 인가용 교류 전원의 주파수를 내림으로써, 대레지스트 선택비를 내릴 수 있다.
대레지스트 선택비의 값은 1.5 이상, 바람직하게는 2 이상, 보다 바람직하게는 3 이상으로 선택된다. 다만, 도 1 (B)에 나타낸 바와 같이, 도전 재료층(15)의 영역 중, 결정입계의 방향이 수직 방향으로 일치된 영역만을 전자 방출부(16e)로서 이용하는 경우에는, 도전 재료층(16)의 제막 속도나 개부부(14)의 치수에 따라 성장 환경면(GB)의 경사를 미리 예측하고, 이 경사가 얻어지는 대레지스트 선택비를 설정할 필요가 있다.
그리고, 상기 에칭에서는 당연히 게이트 전극(13)이나 캐소드 전극(11)에 대하여 높은 선택비를 확보할 필요가 있지만, 표 9에 나타낸 조건에서 전혀 문제는 없다. 왜냐 하면, 게이트 전극(13)과 캐소드 전극(11)을 구성하는 크롬은 불소계의 에칭 종에서는 거의 에칭되지 않고, 상기 조건이라면, 대강 10 이상의 대(對)크롬 선택비가 얻어지기 때문이다.
실시 형태 2
실시 형태 2는 본 발명의 제1B 양태에 관한 전계 방출 소자의 제조 방법에 관한 것이다. 실시 형태 2의 제조 방법을 도 8 (A), 8 (B), 9 (A), 9 (B), 10 (A), 10 (B), 11 (A) 및 11 (B)에 나타냈다. 그리고, 이들 도면의 부호는 도 1과 일부 공통이고, 공통 부분에 대해서는 상세한 설명을 생략한다.
[공정-200]
먼저, 지지체(10) 상에 캐소드 전극(11)을 형성한다. 캐소드 전극(11)은, 예를 들면 다음의 표 10에 나타낸 스퍼터 조건에 따른 DC 스퍼터법에 의해, TiN층(두께 0.1㎛), Ti층(두께 5nm), Al-Cu층(두께 0.4㎛), Ti층(두께 5nm), TiN층(두께 0.02㎛) 및 Ti층(두께 0.02㎛)을 이 순서로 적층하여 적층막을 형성하고, 계속해서 적층막을 패터닝하여 형성한다. 그리고, 도면에서는 캐소드 전극(11)을 단층으로 하여 나타냈다. 다음에, 지지체(10)와 캐소드 전극(11) 상에 절연층(12)을 형성한다. 절연층(12)은 TEOS(테트라에톡시실란)를 원료 가스로 하는 플라스마 CVD법에 의해, 0.7㎛의 두께로 형성한다. 다음에, 절연층(12) 상에 게이트 전극(13)을 형성한다. 게이트 전극(13)은, 스퍼터법에 의해 형성된 두께 0.1㎛의 TiN층을 패터닝함으로써 형성된다. TiN층의 패터닝은, RIE법에 의해 행할 수 있다. 이 때의 RIE 조건의 일예를 다음의 표 11에 나타낸다.
Ar 유량 30SCCM
N2유량 60SCCM(TiN층의 제막 시에만)
압력 0.67Pa
DC 파워 3kW
스퍼터 온도 200℃
에칭 장치 평행 평판형 RIE 장치
BCl3유량 30SCCM
Cl2유량 70SCCM
압력 7Pa
RF 파워 1.3kW(13.56MHz)
에칭 온도 60℃
또한, 전면에, 예를 들면 SiO2로 이루어지는 두께 0.2㎛의 에칭 정지층(21)을 형성한다. 이 에칭 정치층(21)은 전계 방출 소자의 기능 상 불가결한 기재는 아니고, 후(後)공정에서 행해지는 도전 재료층(26)의 에칭 시에, 게이트 전극(13)을 보호하는 역할을 한다. 에칭 정지층(21)의 형성 조건은 전술한 표 1에 나타낸 바와 같다. 다만, 도전 재료층(26)의 에칭 조건에 대하여 게이트 전극(13)이 충분히 높은 에칭 내성을 가질 수 있는 경우에는, 에칭 정지층(21)을 생략해도 상관없다. 이후, RIE법에 의해, 에칭 정지층(21), 게이트 전극(13), 절연층(12)을 관통하고, 바닥부에 캐소드 전극(11)이 노출된 개구부(24)를 형성한다. 에칭 정지층(21)과 절연층(12)의 RIE 조건은, 표 4에 나타낸 바와 같다. 게이트 전극(13)의 RIE 조건의 일예를 다음의 표 12에 나타낸다. 이와 같이 하여, 도 8 (A)에 나타낸 상태가 얻어진다.
Cl2유량 30SCCM
Ar 유량 300SCCM
압력 5.3Pa
RF 파워 0.7kW(13.56MHz)
에칭 온도 20℃
[공정-210]
다음에, 도 8 (B)에 나타낸 바와 같이, 개구부(24) 내를 포함하는 전면에 밀착층(25)을 형성한다. 여기에서는, 밀착층(25)으로서, 예를 들면 두께 0.03㎛의 질화 티탄(TiN)층을 형성한다. 계속해서, 개구부(24) 내를 포함하는 전면에 전자 방출부 형성용의 도전 재료층(26)을 형성한다. 다만, 실시 형태 2에서의 도전 재료층(26)은, 실시 형태 1에서 설명한 요부(16A)보다도 깊은 요부(26A)가 표면에 생성되도록, 두께를 선택한다. 여기에서는, 도전 재료층(26)의 두께를 0.25㎛로 함으로써, 개구부(24)의 상단부와 바닥부와의 사이의 단차를 반영하여, 주형부(26B)와 이 주형부(26B)의 상단으로 연통되는 확대부(26C)로 이루어지는 대략 깔때기형의 요부(26A)를 도전 재료층(26)의 표면에 생성시킨다.
[공정-220]
다음에, 도 9 (A)에 나타낸 바와 같이, 도전 재료층(26)의 전면에 마스크 재료층(27)을 형성한다. 여기에서는, 일예로서 무전해 도금법에 의해, 막 두께 0.5㎛의 동(Cu)층을 형성한다. 무전해 도금 조건의 일예를 다음의 표 13에 나타낸다.
도금액 : 유산동(CuSO4·5H2O) 7g/리터
포르말린(37%HCHO) 20ml/리터
수산화 나트륨(NaOH) 10g/리터
주석산(酒石酸) 나트륨 갈륨 20g/리터
도금욕(浴) 온도 50℃
[공정-230]
다음에, 도 9 (B)에 나타낸 바와 같이, 마스크 재료층(27)과 도전 재료층(26)을 지지체(10)의 표면에 대하여 평행하는 면 내에서 제거함으로써, 주형부(26B)에 마스크 재료층(27)을 남긴다. 이 제거는, 예를 들면 다음의 표 14에 예시되는 조건에 따라 화학 기계 연마(CMP)법에 의해 행할 수 있다. 그리고, 다음의 조건 중, "웨이퍼"라는 말을 관용적으로 사용하고 있지만, 본 발명에서 웨이퍼에 상당하는 부재는 지지체(10)이다.
웨이퍼 누름 압력 3.4×104Pa(=5psi)
델타 압력 0Pa
테이블의 회전수 280rpm
웨이퍼 지지대 회전수 16rpm
슬러리(slurry) 유량 150ml/분
[공정-240]
다음에, 도전 재료층(26)과 밀착층(25)의 에칭 속도가 마스크 재료층(27)의 에칭 속도보다도 빨라지는 이방성 에칭 조건 하에서, 도전 재료층(26)과 마스크 재료층(27)과 밀착층(25)을 에칭한다. 이 때의 에칭 조건을 다음의 표 15에 예시한다. 이 결과, 도 10 (A)에 나타낸 바와 같이, 개구부(24) 내에 원뿔형 형상을 가지는 전자 방출부(26e)가 형성된다. 그리고, 전자 방출부(26e)의 선단부에 마스크 재료층(27)이 잔존하는 경우에는, 희(希)불산 용액을 사용한 웨트 에칭에 의해 마스크 재료층(27)을 제거할 수 있다.
에칭 장치 유자장(有磁場) 마이크로파 플라스마 에칭 장치
SF6유량 100SCCM
Cl2유량 100SCCM
Ar 유량 300SCCM
압력 3Pa
마이크로파 파워 1.1kW(2.45GHz)
RF 바이어스 파워 40W(13.56MHz)
상단 코일 전류 13A
중단 코일 전류 17A
하단 코일 전류 5.5A
에칭 온도 -40℃
[공정-250]
이후, 등방적 에칭 조건으로 개구부(24)의 내부에서 절연층(12)에 형성된 개구부의 측벽면을 후퇴시키면, 도 10 (B)에 나타낸 전계 방출 소자가 완성된다. 등방적 에칭에 대해서는, 실시 형태 1에서 전술한 바와 같다. 이러한 전계 방출 소자를 사용하여, 실시 형태 1에서 설명한 것과 동일하게 표시 장치를 구성할 수 있다.
그런데, 실시 형태 2에서 형성된 전자 방출부(26e)에 있어서는, 실시 형태 1에서 형성된 전자 방출부(16e)와 비교하여, 보다 예리한 원뿔형 형상이 달성되고 있다. 이것은, 마스크 재료층(27)의 형상과, 이 마스크 재료층(27)의 에칭 속도에 대한 도전 재료층의 에칭 속도의 비의 차이에 기인한다. 이 차이에 대하여, 도 11 (A) 및 11 (B)를 참조하면서 설명한다. 도 11 (A) 및 11 (B)는 피에칭물의 표면 프로파일이 일정 시간마다 어떻게 변화하는가를 나타낸 도면이며, 도 11 (A)는 동으로 이루어지는 마스크 재료층(27)을 사용한 경우, 도 11 (B)는 레지스트 재료로 이루어지는 마스크 재료층(17)을 사용한 경우를 각각 나타낸다. 그리고, 여기에서는 간략화를 위해 도전 재료층(26)의 에칭 속도와 밀착층(25)의 에칭 속도, 및 도전 재료층(16)의 에칭 속도와 밀착층(15)의 에칭 속도를 각각 동일한 것으로 가정하고, 도 11 (A) 및 11 (B)에서는 밀착층(25, 15)의 도시를 생략한다.
동으로 이루어지는 재료층(27)을 사용한 경우(도 11 (A) 참조)에는, 마스크 재료층(27)의 에칭 속도가 도전 재료층(26)의 에칭 속도와 비교하여 충분히 느리기 때문에, 에칭 중에 마스크 재료층(27)이 소실되는 일이 없고, 따라서, 첨예부의 예리한 전자 방출부(26e)를 형성할 수 있다. 이에 대하여, 레지스트 재료로 이루어지는 마스크 재료층(17)을 사용한 경우(도 11 (B) 참조)에는, 마스크 재료층(17)의 에칭 속도가 도전 재료층(17)의 에칭 속도와 비교하여 그다지 크지 않기 때문에, 에칭 중에 마스크 재료층(17)이 소실되기 쉽고, 따라서 마스크 소실 후의 전자 방출부(16e)의 원뿔형 형상이 둔화되는 경향이 있다.
또, 주형부(26B)에 남는 마스크 재료층(27)에는, 주형부(26B)의 깊이가 다소 변화해도, 전자 방출부(26e)의 형상은 변화되기 어렵다고 하는 메리트도 있다. 즉, 주형부(26B)의 깊이는 도전 재료층(26)의 두께나 스텝 커버리지의 불균일에 의해 변화될 수 있지만, 주형부(26B)의 폭은 깊이에 의하지 않고 대략 일정하므로, 마스크 재료층(27)의 폭도 대략 일정하게 되어, 최종적으로 형성되는 전자 방출부(26e)의 형상에는 큰 차가 나타나지 않는다. 이에 대하여, 요부(16A)에 남는 마스크 재료층(17)에서는, 요부(16A)가 얕은 경우와 깊은 경우에 마스크 재료층의 폭도 변화되어 버리기 때문에, 요부(16A)가 얕고 마스크 재료층(17)의 두께가 얇은 경우일 수록, 보다 조기에 전자 방출부(16e)의 원뿔형 형상의 둔화가 개시된다. 전계 방출 소자의 전자 방출 효율은 게이트 전극과 캐소드 전극과의 사이의 전위차, 게이트 전극과 캐소드 전극과의 사이의 거리, 전자 방출부의 구성 재료의 일 함수(work function) 외에, 전자 방출부의 선단부의 형상에 의해서도 변화된다. 그러므로, 필요에 따라 전술한 바와 같이 마스크 재료층의 형상이나 에칭 속도를 선택하는 것이 바람직하다.
실시 형태 3
실시 형태 3는 본 발명의 제1C 양태에 관한 전계 방출 소자의 제조 방법에 관한 것이다. 실시 형태 3의 제조 방법은 도 12 (A), 12 (B) 및 13을 참조하여 설명한다. 그리고, 이들 도면의 부호는 도 8 (A), 8 (B), 9 (A), 9 (B), 10 (A) 및 10 (B)와 일부 공통이며, 공통 부분에 대해서는 상세한 설명을 생략한다.
[공정-300]
먼저, 도 9 (A)에 나타낸 마스크 재료층(27)의 형성까지를 실시 형태 2의 [공정-200]∼[공정-220]과 동일하게 행한 후, 도전 재료층(26) 상과 확대부(26C) 내의 마스크 재료층(27)만을 제거함으로써, 도 12 (A)에 나타낸 바와 같이, 주형부(26B)에 마스크 재료층(27)을 남긴다. 이 때, 예를 들면 희불산 수용액을 사용한 웨트 에칭을 행함으로써, 텅스텐으로 이루어지는 도전 재료층(26)을 제거하지 않고, 동으로 이루어지는 마스크 재료층(27)만을 선택적으로 제거할 수 있다. 주형부(26B) 내에 남은 마스크 재료층(27)의 높이는, 에칭 시간에 의존하지만, 이 에칭 시간은 확대부(26C)에 매입된 마스크 재료층(27)의 부분이 충분히 제거되는 한에 있어서, 그만큼의 엄밀을 요하지 않는다. 왜냐 하면, 마스크 재료층(27)의 고저에 관한 논의는 도 11 (A)를 참조하면서 전술한 주형부(26B)의 깊고 낮음에 관한 논의와 실질적으로 동일하며, 마스크 재료층(27)의 고저는 최종적으로 형성되는 전자 방출부(26e)의 형상에 큰 영향을 미치지 않기 때문이다.
[공정-310]
다음에, 도전 재료층(26)과 마스크 재료층(27)과 밀착층(25)의 에칭을 실시 형태 2와 동일하게 행하여, 도 12 (B)에 나타낸 바와 같은 전자 방출부(26e)를 형성한다. 이 전자 방출부(26e)는 도 10 (A)에 나타낸 바와 같이 전체가 원뿔형 형상을 가지고 있어도 상관없지만, 도 12 (B)에는 선단부만이 원뿔형 형상을 가지는 변형을 나타냈다. 이러한 형상은 주형부(26B)에 매입된 마스크 재료층(27)의 높이가 낮거나, 또는 마스크 재료층(27)의 에칭 속도가 비교적 빠른 경우에 발생하지만, 전자 방출부(26e)로서의 기능에 하등 지장은 없다.
[공정-320]
이후, 등방성 에칭 조건으로 개구부(24)의 내부에서 절연층(12)에 형성된 개구부의 측벽면을 후퇴시키면, 도 13에 나타낸 전계 방출 소자가 완성된다. 등방성의 에칭에 대해서는, 실시 형태 1에서 전술한 바와 같다. 이러한 전계 방출 소자를 사용하여, 실시 형태 1에서 설명한 것과 동일하게 표시 장치를 구성할 수 있다.
실시 형태 4
실시 형태 4는 본 발명의 제2 양태에 관한 전계 방출 소자, 및 이러한 전계 방출 소자를 제조하기 위한 제1A 양태에 관한 전계 방출 소자의 제조 방법에 관한 것이다. 먼저, 실시 형태 4의 전계 방출 소자를 제안하기에 이른 기술적 배경에 대하여 도 14 (A) 및 14 (B)를 참조하여, 설명하고, 계속해서 도 15에 실시 형태 4의 전계 방출 소자의 개념도를 나타내고, 또한 이러한 전계 방출 소자의 제조 방법의 공정도를 도 16 (A), 16 (B) 및 16 (C)에 나타냈다. 그리고, 이들 도면의 부호는 도 1과 일부 공통이고, 공통 부분에 대해서는 상세한 설명을 생략한다.
앞의 도 5 (A) 및 도 5 (B)에 나타낸 프로세스는, 실시 형태 1에서의 [공정-130]으로부터 [공정-140]에 이르는 프로세스, 즉, 도전 재료층(16)과 밀착층(15)의 에칭이 이상적으로 진행된 경우를 나타내고 있다. 그러나, 실제의 프로세스에서는 에칭 조건의 미묘한 불균일에 의해, 도 14 (A)에 나타낸 바와 같이, 개구부(14)의 측벽에 에칭 찌꺼기(16r)가 남는 경우도 발생할 수 있다. 도시한 예에서는, 에칭 찌꺼기(16r)에 의해 게이트 전극(13)과 캐소드 전극(11)이 단락되고 있으므로, 이 단락이 해소되는 정도까지 에칭 찌꺼기(16r)를 감소시킬 필요가 있다. 그러나, 이를 위해 도전 재료층(16)의 에칭을 속행하면, 이번에는 도 14 (B)에 나타낸 바와 같이, 전자 방출부(16e)의 높이가 감소되어 버린다. 즉, 게이트 전극(13)의 단부(端部)와 전자 방출부(16e)의 선단부와의 사이의 거리가 증대되어, 전자 방출 효율의 저하, 나아가서는 소비 전력의 증대를 초래한다.
실시 형태 4의 전계 방출 소자는 도 15에 나타낸 바와 같이, 개구부(44)의 벽면을 경사시킴으로써, 이 문제를 해결하고 있다. 즉, 캐소드 전그(11)이 표면을 기준으로 한 개구부(44) 벽면의 경사각을 θw, 캐소드 전극(11)의 표면을 기준으로 한 전자 방출부(46e)의 선단부 사면의 경사각을 θe로 했을 때, θw<θe<90°의 관계가 만족되고 있다. 다음에, 이러한 전계 방출 소자의 제조 방법에 대하여 설명한다.
[공정-400]
먼저, 절연층(12)의 형성까지를 실시 형태 1과 동일하게 행한 후, TiN으로 이루어지는 게이트 전극(13)의 형성을 실시 형태 2와 동일하게 행한다. 다음에, 게이트 전극(13)을 전술한 표 12의 에칭 조건에 따라 에칭하고, 다시 절연층(12)의 에칭을 일예로 하여 다음의 표 16에 나타낸 조건을 행한다. 이 결과, 도 16 (A)에 나타낸 바와 같이, 벽면이 경사진 개구부(44)가 형성된다. 이 때, 캐소드 전극(11)의 표면을 기준으로 한 개구부(44)의 벽면 경사각(θw)은 약 75도가 된다.
C4F8유량 100SCCM
CO 유량 70SCCM
Ar 유량 100SCCM
압력 7.3Pa
RF 파워 0.7kW(13.56MHz)
에칭 온도 20℃
[공정-410]
다음에, 전술한 표 6의 스퍼터 조건에 따라, TiN으로 이루어지는 밀착층(45)을 형성한다. 계속해서, 개구부(44) 내를 포함하는 전면에 전자 방출부 형성용의 도전 재료층(46)을 형성한다. 여기에서는, 도전 재료층(46)으로서, 두께 약 0.3㎛ 의 텅스텐층을 실란 환원 감압 CVD법에 의해 제막한다. CVD 조건의 일예를, 다음의 표 17에 나타낸다. 제막된 도전 재료층(46)의 표면에는, 개구부(44)의 상단부와 바닥부와의 사이의 단차를 반영한 요부(46A)가 형성된다. 또한, 실시 형태 1과 동일하게, 요부(46A)에 마스크 재료층(47)을 남긴다. 도 16 (B)에는, 지금까지의 프로세스가 종료된 상태를 나타냈다.
[표 17]
WF6유량 10SCCM
SiH4유량 70SCCM
H2유량 1000SCCM
압력 26.6Pa
제막 온도 430℃
[공정-420]
다음에, 도 16 (C)에 나타낸 바와 같이, 도전 재료층(46)과 마스크 재료층(47)과 밀착층(45)을 에칭하여, 원뿔형 형상의 전자 방출부(46e)를 형성한다. 이들 층의 에칭은, 도전 재료층(46) 및 밀착층(45)의 에칭 속도가 마스크 재료층(47)의 에칭 속도보다도 빨라지는 이방성 에칭 조건 하에서 행한다. 에칭 조건의 일예를, 다음의 표 18에 나타낸다. 캐소드 전극(11)의 표면을 기준으로 한 전자 방출부(46)의 선단부 사면의 경사각 θe는 약 80°가 되고, 캐소드 전극(11)의 표면을 기준으로 한 개구부(44) 벽면의 경사각 θw(약 75°)보다도 크다. 양 경사각이 θw<θe의 관계를 만족시키고 있음에 따라, 상기 에칭 중에 개구부(44)의 벽면에 에칭 찌꺼기(도 14 (A)의 부호 16r을 참조)가 남지 않고, 충분한 높이를 가지는 전자 방출부(46e)가 형성된다.
[표 18]
SF6유량 30SCCM
Cl2유량 70SCCM
Ar 유량 500SCCM
압력 3Pa
마이크로파 파워 1.3kW(2.45GHz)
RF 바이어스 파워 20W(8MHz)
에칭 온도 30℃
이후, 등방적인 에칭 조건으로 개구부(44)의 내부에서 절연층(12)에 형성된 개구부의 측벽면을 후퇴시키면, 도 15에 나타낸 전계 방출 소자가 완성된다. 등방적인 에칭에 대해서는, 실시 형태 1에서 전술한 바와 같다. 이러한 전계 방출 소자를 사용하여, 본 발명의 제2 양태에 관한 표시 장치를 구성할 수 있다. 제2 양태에 관한 표시 장치를 구성하는 방법은, 실시 형태 1에서 설명한 방법과 동일하다.
실시 형태 5
실시 형태 5는 실시 형태 4의 변형이다. 실시 형태 5의 전계 방출 소자가 실시 형태 4의 전계 방출 소자와 상위한 점은, 게이트 전극 상에 추가로 제2 절연층이 형성되고, 제2 절연층 상에 집속 전극이 형성되어 있는 점이다. 실시 형태 5의 전계 방출 소자의 개념도를 도 17에 나타내고, 다시 도 18 (A), 18 (B), 19 (A), 19 (B), 20 (A) 및 20 (B)에 이러한 전계 방출 소자를 제조하기 위한 본 발명의 제1A 양태에 관한 제조 방법의 공정도를 나타냈다. 그리고, 이들 도면의 부호는 도 1(A) 및 1 (B)와 일부 공통이고, 공통 부분에 대해서는 상세한 설명을 생략한다.
실시 형태 5의 전계 방출 소자는, 도 15에 나타낸 전계 방출 소자이 게이트 전극(13) 상에 제2 절연층(50)이 형성되고, 제2 절연층(50) 상에, 예를 들면 크롬(Cr)으로 이루어지는 집속 전극(51)이 형성된 구성을 가진다. 집속 전극(51)은 애노드 전극과 캐소드 전극과의 사이의 전위차가 10∼100V인 오더로서, 양 전극 간의 거리가 비교적 길고, 이른바 고전압 타입의 표시 장치에 있어서, 전자 방출부로부터 방출된 전자 궤도의 발산을 방지하기 위해 형성된 부재이며, 집속 전원(도시하지 않음)으로부터 상대적인 네거티브 전압이 인가된다. 방출 전자 궤도의 집속성을 높힘으로써, 화소 간의 크로스토크가 저감되며, 특히 컬러 표시를 행하는 경우의 색의 불투명을 방지하고, 화소를 더욱 미세화하여 표시 화면의 고정세도화를 도모하는 것이 가능하게 된다. 집속 전극(51)의 선단부는 게이트 전극(13)의 선단부보다도 후퇴하고 있다. 집속 전극(51)의 본래 목적은 캐소드 전극(11)에 수직 방향으로부터 크게 벗어나려고 하는 전자의 궤도만을 수정하는 것에 있으며, 집속 전극(51)의 개구경이 너무 작으면, 전계 방출 소자의 전자 방출 효율이 저해되어 버릴 우려가 있다. 그런데, 이와 같이, 집속 전극(51)의 선단부가 게이트 전극(13)의 선단부보다도 후퇴하고 있는 것은, 전자 방출을 방해하지 않고 필요한 집속 효과만을 얻을 수 있는 의미에서, 매우 바람직하다.
집속 전극(51), 제2 절연층(50), 게이트 전극(13) 및 절연층(12)에는, 바닥부에 캐소드 전극(11)을 노출시키도록 개구부(54)가 형성되어 있다. 이 개구부(54)의 측벽면은, 집속 전극(51), 제2 절연층(50), 게이트 전극(13) 및 절연층(12)의 각 가공면에 의해 구성되어 있다. 또, 제2 절연층(50)에 형성된 개구부의 상단은 집속 전극(51)의 선단부보다도 후퇴하고, 절연층(12)에 형성된 개구부의 상단은 게이트 전극(13)의 선단부보다도 후퇴함으로써, 개구부(54) 내에 효율 양호하게 원하는 강도의 전계가 형성될 수 있는 구조로 되어 있다. 전자 방출부(56e)는 개구부(54) 내에 형성되어 있으며, 그리고, 전자 방출부(56e)와 캐소드 전극(11)과의 사이에는 질화 티탄(TiN)으로 이루어지는 밀착층(55e)이 형성되어 있다. 캐소드 전극(11)의 표면을 기준으로 한 개구부(54)의 벽면 경사각 θw는, 캐소드 전극(11)의 표면을 기준으로 한 전자 방출부(56e)의 선단부 사면의 경사각 θe보다도 작다 (θw<θe<90°).
다음에, 실시 형태 5에 관한 전계 방출 소자의 제조 방법에 대하여, 도 18 (A), 18 (B), 19 (A), 19 (B), 20 (A) 및 20 (B)를 참조하여 설명한다.
[공정-500]
먼저, 지지체(10) 상에서, 행 방향으로 평행으로 연장되는 띠형의 복수의 캐소드 전극(11)을 형성한다. 캐소드 전극(11)은, 예를 들면 TiN층, Ti층, Al-Cu층, Ti층, TiN층 및 Ti층의 적층막으로 이루어진다. 그리고, 도면에서는 캐소드 전극(11)을 단층으로서 나타냈다. 계속해서, 캐소드 전극(11) 상을 포함하는 지지체(10) 상에 절연층(12)을 형성한다. 또한, 절연층(12) 상에서, 열 방향으로 평행으로 연장되는 띠형의 복수의 게이트 전극(13)을 형성하여, 도 18 (A)에 나타낸 상태를 얻는다. 게이트 전극(13)은, 예를 들면 TiN으로 이루어진다. 여기까지의 공정은 실시 형태 2의 [공정-200]에서 전술한 바와 같이 행할 수 있다.
[공정-510]
다음에, SiO2로 이루어지는 두께 약 1㎛의 제2 절연층(50)을, CVD법으로 전면에 형성한다. 또한, 제2 절연층(50) 상의 전면에 두께 약 0.07㎛의 TiN층을 스퍼터법으로 제막하고, 소정의 패터닝을 행하여 집속 전극(51)을 형성한다. 또한, 집속 전극(51) 상을 포함하는 제2 절연층(50) 상에, 두께 SiO2로 이루어지는 에칭 정지층(52)을 약 0.2㎛의 두께로 형성하고, 도 18 (B)에 나타낸 상태를 얻는다. 제2 절연층(50)과 에칭 정지층(52)의 형성은 절연층(12)의 형성 조건과 동일한 조건으로 행할 수 있다. 또, 집속 전극(51)의 형성은 게이트 전극(13)의 형성 조건과 동일한 조건으로 행할 수 있다.
[공정-520]
다음에, 에칭 정지층(52) 상에 소정의 패턴을 가지는 레지스트층(53)을 형성하고, 이 레지스트층(53)을 마스크로 하여 에칭 정지층(52), 집속 전극(51), 제2 절연층(50), 게이트 전극(13) 및 절연층(12)을 차례로 에칭한다. 이 에칭에 의해, 도 19 (A)에 나타낸 바와 같이, 바닥부에 캐소드 전극(11)이 노출된 원형의 개구부(54)를 형성할 수 있다. 여기에서, 집속 전극(51)과 게이트 전극(13)의 에칭은 전술한 표 12의 조건에 따라 행할 수 있다. 또, 에칭 정지층(52), 제2 절연층(50) 및 절연층(12)의 에칭은, 전술한 표 16에 나타낸 조건에 따라 행할 수 있다. 이 때, 캐소드 전극(11)의 표면을 기준으로 한 개구부(54)의 벽면 경사각 θw는 약 75°가 된다.
[공정-530]
다음에, 레지스트층(53)을 제거하고, 개구부(54) 내를 포함하는 전면에, 예를 들면 전술한 표 6의 스퍼터 조건에 따라, TiN으로 이루어지는 밀착층(55)을 형성한다. 계속해서, 개구(54) 내를 포함하는 전면에, 예를 들면 표 17의 감압 CVD 조건에 따라, 텅스텐으로 이루어지는 전자 방출부 형성용의 도전 재료층(56)을 형성한다. 제막된 도전 재료층(56)의 표면에는, 개구부(54)의 상단부와 바닥부와의 사이의 단차를 반영한 요부(56A)가 형성된다. 또한, 실시 형태 1과 마찬가지로, 요부(56A)에 마스크 재료층(57)을 남긴다. 도 19 (B)에는, 지금까지의 프로세스가 종료된 상태를 나타냈다.
[공정-540]
다음에, 마스크 재료층(57)을 에칭하여, 도 20 (A)에 나타낸 바와 같이, 요부(56A)에 마스크 재료층(57)을 남긴다. 요부(56A)에 마스크 재료층(57)을 남기는 프로세스는 실시 형태 1의 [공정-130]과 동일하게 행할 수 있다.
[공정-550]
다음에, 도 20 (B)에 나타낸 바와 같이, 도전 재료층(56)과 마스크 재료층(57)과 밀착층(55)을 에칭하여, 원뿔 형상의 전자 방출부(56e)를 형성한다. 이들 층의 에칭은 실시 형태 4의 [공정-420]과 동일하게 행할 수 있다. 캐소드 전극(11)의 표면을 기준으로 한 전자 방출부(56e)의 선단부 사면의 경사각 θe는 약 80°가 되며, 캐소드 전극(11)의 표면을 기준으로 한 개구부(54)의 벽면 경사각 θw(약 75°)보다도 크다. 양 경사각이 θw<θe<90°의 관계를 만족시키고 있음에 따라, 상기 에칭 중에 개구부(54)의 벽면에 에칭 찌꺼기(도 14 (A)의 부호 16r을 참조)가 남지 않아, 충분한 높이를 가지는 전자 방출부(56e)가 형성된다.
이후, 등방적인 에칭 조건으로 개구부(54)의 내부에서 절연층(12) 및 제2 절연층(50)에 형성된 개구부의 측벽면을 후퇴시키면, 도 17에 나타낸 전계 방출 소자가 완성된다. 등방적인 에칭에 대해서는, 실시 형태 1에서 전술한 바와 같다. 이러한 전계 방출 소자를 사용하여, 본 발명의 제2 양태에 관한 표시 장치를 구성할 수 있다. 제2 양태에 관한 표시 장치를 구성하는 방법은 실시 형태 1에서 설명한 방법과 동일하다.
실시 형태 6
실시형태 6은 본 발명의 제1D 양태에 관한 전계 방출 소자의 제조 방법에 관한 것이다. 먼저, 실시 형태 6의 전계 방출 소자의 제조 방법을 제한하기에 이른 기술적 기술적 배경에 대하여 도 21 (A) 및 21 (B)를 참조하여, 설명하고, 계속해서 제1D 양태에 관한 전계 방출 소자의 제조 방법을 도 22 (A), 22 (B), 23 (A) 및 23 (B)를 참조하여 설명한다. 그리고, 이들 도면의 부호는 도 1과 일부 공통이고, 공통 부분에 대해서는 상세한 설명을 생략한다.
앞의 도 5 (A) 및 도 5 (B)에 나타낸 프로세스는, 실시 형태 1에서의 [공정-130]으로부터 [공정-140]에 이르는 프로세스, 즉, 도전 재료층(16)의 에칭이 이상적으로 진행된 경우를 나타내고 있다. 그러나, 실제의 프로세스에서는 에칭 조건의 미묘한 불균일에 의해, 전자 방출부(16e)의 원뿔형 형상이 에칭의 진행에 따라 둔화되거나, 또는 개구부(14)의 측벽에 에칭 찌꺼기가 남는 경우도 발생할 수 있다. 그 원인의 하나로서, 도전 재료층(16)과 밀착층(15)의 각 구성 재료의 조합에 의해, 밀착층(15)에 유래하는 에칭 반응 생성물이 도전 재료층(16)의 에칭을 저해하는 것이 고려된다. 예를 들면, 도전 재료층(16)이 텅스텐(W)으로 이루어지고, 밀착층(15)이 질화 티탄(TiN)으로 이루어지고, 이들을 불소계 화학종(化學種)을 사용하여 에칭할 때에 발생할 수 있는 현상을, 도 21 (A) 및 21 (B)에 개념적으로 나타냈다. 그리고, 도 21 (A) 및 21 (B)에는 에칭 가스로서 SF6을 사용하고, 불소계 화학종으로서 SFx +가 생성된 상태를 예시하지만, 에칭 가스로서 NF3을 사용하면, Fx +, 플루오로카본계 가스를 사용하면 CFx가, 각각 불소계 화학종으로서 생성된다. 도 21 (A)는 에칭의 진행에 따르는 피에칭물(즉, 도전 재료층(16)과 밀착층(15)과 마스크 재료층(17)의 표면 프로파일(a∼g)을 나타내고, 도 21 (B)는 표면 프로파일(c)의 달성 시점에서 일어날 수 있는 현상을 개략적으로 나타낸다. 그리고, 여기에서는, 도전 재료층(16)과 마스크 재료층(17)의 에칭 속도의 비를 2 : 1로 가정하고, 도전 재료층(16)과 밀착층(17)의 에칭 속도의 비를 10 : 1로 가정한다.
이 에칭의 초기에 있어서는, 텅스텐으로 이루어지는 도전 재료층(16)의 면적이 피에칭물의 면적 대부분을 차지하고 있으며, 표면 프로파일은 a→b로 변화되어 간다. 이 때, 도전 재료층(16)은 W+xF→WFx(다만, x는 6 이하의 자연수이며, 전형적으로 x=6임)로 나타나는 반응에 의해 신속하게 제거된다. 그러나, 표면 프로파일(c)이 달성된 시점에서는, TiN으로 이루어지는 밀착층(15)의 면적이 피에칭물의 면적 대부분을 차지하게 되어, 도전 재료층(16)의 면적이 피에칭물의 면적에 차지하는 비율은, 통상의 전계 방출 소자의 설계에서는 불과 1% 이하로 되어 버린다. 그런데, TiN과 불소계 화학종과의 반응에 의해 생성되는 불화 티탄(TiFx; 다만, x는 3 이하의 자연수이며, 전형적으로는 x=3임)은 증기압이 낮기 때문에, 도전 재료층(16)의 표면에 부착되어 에칭의 진행을 방해한다. 따라서, 마스크 재료층(17)이 소실된 이후의 표면 프로파일을 보면, d→e→f→g로 추이(推移)됨에 따라 원뿔형 형상이 둔화되는 동시에, 개구부(14)의 측벽에도 에칭 찌꺼기가 남을 우려가 있다. 이는 전자 방출 효율의 저하나, 에칭 찌꺼기에 의한 게이트 전극과 캐소드 전극과의 단락 등의 문제의 원인이 된다.
실시 형태 6의 전계 방출 소자의 제조 방법에 있어서는, 도전 재료층(16)의 에칭 속도(R1)와 밀착층(15)의 에칭 속도(R2)를 대략 일치시키거나, 또는 도전 재료층(16)의 에칭 속도(R1) 쪽이 빠르다고 해도, 밀착층(15)의 에칭 속도(R2)의 5배 이내로 선택(R2≤R1≤5R2)함으로써, 상기 문제를 해결한다. 동일한 에칭 조건 하에서 도전 재료층(16)과 밀착층(15)의 에칭 속도를 일치시키는 데는, 양층을 동일한 도전 재료로 사용하여 구성하는 것이 가장 간편하다. 양층을 구성하는 도전 재료가 동일해도, 제막 방법을 선택하는 것에 따라, 도전 재료층에 요구되는 스텝 커버리지의 양호함과, 밀착성에 요구되는 밀착성의 양호함을 각각 달성하는 것이 가능하다. 다음에, 실시 형태 6의 전계 방출 소자의 제조 방법에 대하여 설명한다.
[공정-600]
먼저, 개구부(14)의 형성까지를 실시 형태 1의 [공정-100]과 동일하게 행한다. 다음에, 개구부(14) 내를 포함하는 전면에, 텅스텐으로 이루어지는 두께 약 0.07㎛의 밀착층(15)을 DC 스퍼터법으로 형성한다. 스퍼터 조건의 일예를, 다음의 표 19에 나타낸다. 스퍼터법에 의해 형성된 텅스텐층은, 밀착층(15)으로서 충분한 기능을 달성할 수 있다. 이후, 텅스텐으로 이루어지는 도전 재료층(16)의 형성과, 이 도전 재료층(16) 표면의 요부(16A)에 마스크 재료층을 남기는 프로세스는, 실시 형태 1의 [공정-120]∼[공정-130]과 동일하게 행할 수 있다. 도 22 (A)는 지금까지의 공정이 종료된 상태를 나타내고 있다.
Ar 유량 100SCCM
압력 0.67Pa
RF 파워 3kW(13.56MHz)
스퍼터 온도 200℃
[공정-610]
다음에, 도전 재료층(16)과 마스크 재료층(17)의 에칭을 실시 형태 1의 [공정-140]과 동일하게 행한다. 도 22 (B)는 밀착층(65)이 바로 노출된 시점을 도시하고 있다. 실시 형태 6에서는, 이 시점에서 피에칭물의 면적 대부분을 차지하는 재료는 여전히 텅스텡이기 때문에, 도 21 (A) 및 21 (B)를 참조하여 설명한 바와 같은 증기압이 낮은 에칭 반응 생성물이 발생하지 않아, 에칭은 계속 신속하게 진행된다.
[공정-620]
또한, 피에칭물에 밀착층(15)도 더하여 계속 에칭이 진행되면, 도 23 (A)에 나타낸 바와 같이, 양호한 원뿔형 형상을 가지는 전자 방출부(16e)를 형성할 수 있다. 도 23 (B)에는, 에칭의 진행에 따르는 피에칭물(즉, 도전 재료층(16)과 밀착층(15)과 마스크 재료층(17))의 표면 프로파일(a∼f)의 변화를 나타냈다. 그리고, 여기에서는, 도전 재료층(16)과 마스크 재료층(17)의 에칭 속도의 비를 2 : 1로 가정하고, 도전 재료층(16)과 밀착층(17)의 에칭 속도의 비를 1 : 1로 가정하고 있다. 마스크 재료층(17)이 소실된 이후라도, 전자 방출부(16e)의 원뿔형 형상의 둔화나 에칭 찌꺼기의 잔존이 효과적으로 제어되고 있는 것이 명백하다.
이후, 등방적인 에칭 조건으로 개구부(14)의 내부에서 절연층(12)에 형성된 개구부의 측벽면을 후퇴시키면, 도 1 (A) 및 1 (B)에 나타낸 전계 방출 소자가 완성된다. 등방적인 에칭에 대해서는, 실시 형태 1에서 전술한 바와 같다. 이러한 전계 방출 소자를 사용하여, 본 발명의 제1 양태 및 제2 양태에 관한 표시 장치를 구성할 수 있다. 제1 양태 및 제2 양태에 관한 표시 장치를 구성하는 방법은 실시 형태 1에서 설명한 방법과 동일하다.
실시 형태 7
실시 형태 7은 본 발명의 제3 양태, 보다 구체적으로는 제3A 양태에 관한 전계 방출 소자, 및 본 발명의 제2 양태, 보다 구체적으로는 제2A 양태에 관한 제조 방법에 관한 것이다. 실시 형태 7의 전계 방출 소자의 개략적인 부분 단면도를 도 24에 나타냈고, 그 제조 방법을 도 25 (A), 25 (B), 26 (A), 26 (B), 27 (A) 및 27 (B)에 나타냈다. 이들 도면 중의 부호는 도 1과 일부 공통이며, 도 1과 공통인 구성 요소에 대해서는 상세한 설명을 생략한다.
실시 형태 7의 전계 방출 소자가 실시 형태 1 내지 실시 형태 6의 양태의 전계 방출 소자와 크게 상이한 점은, 전자 방출부(78)가 기부(73e)와, 이 기부(73e) 상에 적층된 원뿔형의 선단부(76e)로 구성되어 있는 점에 있다. 여기에서, 기부(73e)와 첨예부(76e)는 상이한 도전 재료로 구성되어 있다. 구체적으로는, 기부(73e)는 전자 방출부(78)의 실질적인 높이를 조절하기 위한 부재이며, 여기에서는 불순물을 함유하는 폴리실리콘층으로 구성되어 있다. 첨예부(76e)는 주로 전자 방출에 기여하는 부재이며, 캐소드 전극(11)에 대하여 대략 수직의 결정입계를 가지는 텅스텐층으로 구성되어 있고, 원뿔형 형상, 보다 구체적으로는 원뿔 형상을 가진다. 그리고, 기부(73e)와 첨예부(76e)와의 사이에는, TiN으로 이루어지는 밀착층(75e)이 형성되어 있다. 여기에서는, 밀착층(75e)도 전자 방출부(78)에 편의상 포함시키지만, 전자 방출부(78)의 기능 상 불가결한 구성 요소는 아니며, 제조상의 이유로 형성되어 있다. 절연층(12)이 게이트 전극(13)의 바로 아래로부터 기부(73e)의 상단부에 걸쳐 제거됨에 따라, 개구부(14)가 형성된다.
다음에, 실시 형태 7에 관한 전계 방출 소자의 제조 방법에 대하여, 도 25(A), 25 (B), 26 (A), 26 (B), 27 (A) 및 27 (B)를 참조하여 설명한다.
[공정-700]
먼저, 개구부(14)의 형성까지를, 실시 형태 1의 [공정-100]과 동일하게 행한다. 계속해서, 도 25 (A)에 나타낸 바와 같이, 개구부(14) 내를 포함하는 전면에 기부 형성용의 제1 도전 재료층(73)을형성한다. 제1 도전 재료층(73)으로서는, 불순물로서 인(P)을 1015/㎤의 오더로 내포하는 폴리실리콘층을, 플라스마 CVD법에 의해 형성한다. 또한, 전면에 평탄화층(74)을 표면이 대략 평탄하게 되도록 형성한다. 여기에서는, 스핀 코트법으로 형성한 레지스트층을 평탄화층(74)으로 한다. 다음에, 평탄화층(74)과 제1 도전 재료층(73)의 에칭 속도가 함께 대략 동일하게 되는 조건으로 이들 양층을 에칭하고, 도 25 (B)에 나타낸 바와 같이, 개구부(14)의 바닥부을 상면이 평탄한 기부(73e)로 매입한다. 에칭은, 염소계 가스와 산소계 가스를 포함하는 에칭 가스를 사용한 RIE법에 의해 행할 수 있다. 제1 도전 재료층(73)의 표면을 평탄화층(74)으로 일단 평탄화한 다음 에칭을 행하고 있으므로, 기부(73e)의 상면이 평탄하게 된다.
[공정-710]
다음에, 도 26 (A)에 나타낸 바와 같이, 개구부(14)의 잔부를 포함하는 전면에 밀착층(75)을 제막하고, 다시 개구부(14)를 포함하는 전면에 첨예부 형성용의 제2 도전 재료층(76)을 제막하고, 개구부(14)의 잔부를 제2 도전 재료층(76)으로 매입한다. 밀착층(75)은, 스퍼터법에 의해 형성되는 0.07㎛의 TiN층이며, 제2 도전 재료층(76)은 감압 CVD법에 의해 형성되는 두께 0.6㎛의 텅스텐층이다. 밀착층(75)을 제막하기 위한 스퍼터 조건은 표 6, 도전 재료층(21)을 제막하기 위한 CVD 조건은 표 7 또는 표 17에, 각각 나타낸 조건과 동일하게 하면 된다. 제2 도전 재료층(76)의 표면에는, 개구부(14)의 상단부와 바닥부와의 사이의 단차를 반영하여 요부(76A)가 형성되어 있다.
[공정-720]
다음에, 도 26 (B)에 나타낸 바와 같이, 제2 도전 재료층(76)의 전면에 마스크 재료층(77)을 표면이 대략 평탄하게 되도록 형성한다. 이 마스크 재료층(77)은 스핀 코트법에 의해 형성되는 레지스트층으로 이루어지고, 제2 도전 재료층(76) 표면의 요부(76A)를 흡수하여 평탄한 표면을 달성하고 있다. 다음에, 도 27 (A)에 나타낸 바와 같이, 마스크 재료층(22)을 산소계 가스를 사용한 RIE법에 의해 에칭한다. 이 에칭은 제2 도전 재료층(76)의 평탄면이 노출된 시점에서 종료한다. 이에 따라, 제2 도전 재료층(76)의 요부(76A)에 마스크 재료층(77)을 평탄하게 남긴다. 이 마스크 재료층(77)은 개구부(14)의 중앙부에 위치하는 제2 도전 재료층(76)의 영역을 차폐하도록 형성되어 있다.
[공정-730]
다음에, 실시 형태 1의 [공정-140]과 동일하게 하여, 제2 도전 재료층(76), 마스크 재료층(77) 및 밀착층(75)을 함께 에칭하면, 도 27 (B)에 나타낸 바와 같이, 전술한 기구에 따라 대레지스트 선택비의 크기에 따른 원뿔 형상을 가지는 첨예부(76e)와 밀착층(75e)이 형성되어, 전자 방출부(78)가 완성된다. 이후, 개구부(14)의 내부에서 절연층(12)에 형성된 개구부의 측벽면을 후퇴시키면, 도 24에 나타낸 전계 방출 소자를 얻을수 있다. 이러한 전계 방출 소자를 사용하여, 본 발명의 제3 양태, 보다 구체적으로는 제3A 양태에 관한 표시 장치를 구성할 수 있다. 제3 양태에 관한 표시 장치를 구성하는 방법은, 실시 형태 1에서 설명한 방법과 동일하다.
실시 형태 8
실시 형태 8은 실시 형태 7의 변형이다. 실시 형태 8의 전계 방출 소자가 실시 형태 7의 전계 방출 소자와 상이한 점은, 게이트 전극 상에 추가로 제2 절연층이 형성되고, 제2 절연층 상에 집속 전극이 형성되어 있는 점이다. 실시 형태 8의 전계 방출 소자의 개략적인 부분 단면도를 도 28에 나타냈고, 그 제조 방법을 도 29 (A), 29 (B) 및 30에 나타냈다. 이들 도면 중의 부호는 도 17과 일부 공통이며, 도 17과 공통의 구성 요소에 대해서는 상세한 설명을 생략한다.
실시 형태 8의 전계 방출 소자는, 도 28에 나타낸 바와 같이, 예를 들면 기판으로 이루어지는 지지체(10)와, 크롬(Cr)으로 이루어지는 캐소드 전극(11)과, SiO2로 이루어지는 절연층(12)과, 크롬으로 이루어지는 게이트 전극(13)과, SiO2로 이루어지는 제2 절연층(50)과, 크롬으로 이루어지는 집속 전극(51)과, 전자 방출부(88)로 구성되어 있다. 여기에서, 캐소드 전극(11)은, 지지체(10) 상에 띠형으로 복수 배열되어 있다. 절연층(12)은 지지체(10) 및 캐소드 전극(11) 상에 형성되고, 또한 게이트 전극(13)은 절연층(12) 상에 형성되어 있다. 제2 절연층(50)은 게이트 전극(13) 상에 형성되고, 또한 집속 전극(51)은 제2 절연층(50) 상에 형성되어 있다. 집속 전극(51)은 애노드 전극과 캐소드 전극과의 사이의 전위차가 10∼100V의 오더로 양 전극 간의 거리가 비교적 긴, 이른바 고전압 타입의 표시 장치에서, 전자 방출부로터 방출된 전자 궤도의 발산을 방지하기 위해 형성된 부재이며, 집속 전원(도시하지 않음)으로부터 상대적인 네거티브 전압이 인가된다. 방출 전자 궤도의 수속성(收束性)을 높임으로써, 화소 간의 크로스토크가 저감되며, 특히 컬러 표시를 행하는 경우의 색의 불투명을 방지하고, 또한 화소를 미세화하여 표시 화면의 고정세도화를 도모하는 것이 가능하게 된다. 그리고, 집속 전극(51) 상에는, 도 18 (B)에 나타낸 바와 같은 에칭 정지층(52)이 형성되어 있어도 된다.
집속 전극(51), 제2 절연층(50), 게이트 전극(13) 및 절연층(12)에는, 바닥부에 캐소드 전극(11)을 노출시키도록 개구부(54)가 형성되어 있다. 이 개구부(54)의 측벽면은, 집속 전극(51), 제2 절연층(50), 게이트 전극(13) 및 절연층(12)의 각 가공면에 의해 구성되어 있지만, 순조로운 방출 전자 궤도를 실현하기 위해, 전체로서 상부측으로부터 바닥부측으로 향해 개구 치수가 축소되는 형성으로 되어 있는 것이 바람직하다. 또, 제2 절연층(50)에 형성된 개구부의 측벽면은 집속 전극(51)의 선단부보다도 후퇴하고, 절연층(12)에 형성된 개구부의 측벽면은 게이트 전극(13)의 선단부보다도 후퇴하고, 또한 집속 전극(51)과 게이트 전극(13)은 선단부로 향해 두께가 얇게 됨에 따라, 개구부(54) 내에 효율 양호하게 원하는 강도의 전계가 형성될 수 있는 구조로 되어 있다. 전자 방출부(88)는 개구부(54) 내에 형성되어 있고, 기부(83)와, 기부(83) 상에 적층된 원뿔형(구체적으로는 원뿔의 형상)의 첨예부(86)는 텅스텐층으로 각각 구성되어 있다. 그리고, 기부(83)와 첨예부(86)와의 사이에는 밀착층(85)이 형성되어 있다. 이 밀착층(85)은 TiN으로 이루어지지만, 전자 방출부(88)의 기능 상 불가결한 구성 요소는 아니며, 제조상의 이유에서 형성되어 있다.
다음에, 실시 형태 8에 관한 전계 방출 소자의 제조 방법에 대하여, 도 29 (A), 29 (B) 및 30을 참조하여 설명한다. 그리고, 실시 형태 8도 포함하여, 본 명세서 중 다음의 실시 형태에서 설명하는 각 프로세스 중, 프로세스 조건을 특히 기재하지 않은 것에 대해서는, 전술한 표에 나타낸 조건을 적당히 선택하여 적용할 수 있다.
[공정-800]
먼저, 집속 전극(51)의 형성까지를, 실시 형태 5의 [공정-500]∼[공정-510]과 동일하게 행한다. 다음에, 집속 전극(51) 상에 소정의 패턴으로 레지스트층(53)을 형성하고, 이 레지스트층(53)을 마스크로 하여 집속 전극(51), 제2 절연층(50), 게이트 전극(13) 및 절연층(12)을 차례로 에칭함으로써, 도 29 (A)에 나타낸 바와 같이, 바닥부에 캐소드 전극(11)이 노출된 원형의 개구부(54)를 형성할 수 있다. 개구부(54)의 개구경은 깊이 방향에서 똑같지 않고, 집속 전극(51)의 근방에서는 직경 약 0.5㎛, 게이트 전극(13)의 근방에서는 직경 0.35㎛이다. 그리고, 도 29 (A)에서는, 제2 절연층(50)과 절연층(12)에 형성된 개구부의 측벽면이 지지체(10)의 표면에 대하여 수직이지만, 상기 에칭 시에 표 16에 나타낸 조건을 채용하면, 측벽면을 경사시킬 수 있다.
[공정-810]
다음에, 도 29 (B)에 나타낸 바와 같이, 개구부(54)의 바닥부, 보다 구체적으로는 개구부(54)의 절연층(12)을 관통하는 부분의 바닥부을 매입하도록 기부(83)를 형성한다. 이 기부(83)의 형성은 실시 형태 7의 [공정-700]과 동일하게, 기부 형성용의 제1 도전 재료층의 전면 제막과, 평탄화층에 의한 평탄화와, 에칭을 조합한 프로세스로 형성할 수 있다. 제1 도전 재료층으로서, 여기에서는 인(P)을 함유하는 폴리실리콘막을 사용한다.
[공정-820]
다음에, 도 30에 나타낸 바와 같이, 기부(83) 상에 밀착층(85), 및 텅스텐으로 이루어지는 원뿔 형상의 첨예부(86)를 형성하여, 전자 방출부(88)를 완성한다. 첨예부(86)의 형성은 실시 형태 7의 [공정-710]∼[공정-730]과 동일하게, 밀착층(85)의 전면 제막, 첨예부 형성용의 제2 도전 재료층(도시하지 않음)의 전면 제막, 마스크 재료층(도시하지 않음)의 형성, 마스크 재료층의 요부(도시하지 않음)에의 매입, 및 제2 도전 재료층과 마스크 재료층과 밀착층(85)과의 에칭을 조합한 프로세스에 의해 형성 가능하다. 이후, 등방성 에칭을 행함으로써, 개구부(54) 내에서 절연층(12) 및 제2 절연층(50)에 형성된 개구부의 측벽면을 후퇴시켜 개구부(54)를 형성하면, 도 28에 나타낸 전계 방출 소자가 얻어진다. 이러한 전계 방출 소자를 사용하여, 본 발명의 제3 양태, 보다 구체적으로는 제3A 양태에 관한 표시 장치를 구성할 수 있다. 제3A 양태에 관한 표시 장치를 구성하는 방법은 실시 형태 1에서 설명한 방법과 동일하다.
실시 형태 9
실시 형태 9는 본 발명의 제3 양태, 보다 구체적으로는 제3B 양태에 관한 전계 방출 소자, 및 본 발명의 제2 양태에 관한 제조 방법에 관한 것이다. 전술한 실시 형태 7에서는, 전자 방출부를 구성하는 기부와 첨예부가 상이한 도전 재료로 구성되어 있는 데 대하여, 실시 형태 9에서는, 기부와 첨예부는 동일 도전 재료로 이루어진다. 실시 형태 9의 전계 방출 소자의 개략적인 부분 단면도를 도 31 (A) 및 31 (B)에 의해 나타내고, 그 제조 방법을 도 32 (A), 32 (B), 33 (A), 33 (B), 34 (A), 34 (B), 35 (A) 및 35 (B)에 나타냈다. 이들 도면 중의 부호는 도 1과 일부 공통이며, 도 1과 공통의 구성 요소에 대해서는 상세한 설명을 생략한다.
실시 형태 9의 전계 방출 소자는, 도 31 (A)에 나타낸 바와 같이, 텅스텐으로 이루어지는 기부(93e)와, 동일하게 텅스텐으로 이루어지며, 기부(93e) 상에 적층된 원뿔형의 선단부(96e)로 구성된 전자 방출부(98)를 가진다. 기부(93e)와 캐소드 전극(13)의 바로 아래로부터 기부(93e)의 상단부에 걸쳐 제거함으로써, 개구부(94)가 형성되어 있다.
도 31 (B)는, 전자 방출부(98)의 결정입계의 방향을 나타내는 개략도이다. 텅스텐층을 CVD법에 의해 형성하는 경우, 일반적으로 텅스텐은 성장면에 대하여 대략 수직의 방향으로 결정 성장한다. 따라서, 절연층에 수직으로 개구된 개구부의 내부에는, 측벽면으로부터 수평 방향으로 결정입계가 형성되는 영역(c)과, 바닥면으로부터 수직 방향으로 결정입계가 형성되는 영역(d)이 발생한다. 개구부의 내면과 같이 좁게 한정된 공간 내에서는, 측벽면 및 바닥면으로부터 성장해 온 각 영역이 이윽고 충돌하여, 이 충돌면이 성장 경계면이 된다. 성장 경계면을, 도 31 (B)에 파선으로 나타냈다. 영역(c)과 영역(d)의 성장 경계면인 프로파일은, 대략 원뿔의 표면과 동일하다. 전자 방출부(98)에서, 잔자 방출에 주로 기여하는 부분은 첨예부(96e)이다. 실시 형태 9의 전계 방출 소자에서는, 첨예부(96e)는 결정입계의 방향이 수직의 영역(D)으로 구성되어 있어, 전자 방출 효과나 수명의 관점에서 매우 유리하다.
다음에, 실시 형태 9의 전계 방출 소자의 제조 방법을, 도 32 (A), 32 (B), 33 (A), 33 (B), 34 (A), 34 (B), 35 (A) 및 35 (B)를 참조하여 설명한다.
[공정-900]
밀착층(25)의 형성까지를 실시 형태 2의 [공정-200]∼[공정-210]과 동일하게 행한다. 다만, 개구부의 부호는 (94)로 한다(도 32 (A) 참조). 다음에, 개구부(94) 내를 포함하는 전면에, 기부 형성용의 제1 도전 재료층(93)을 형성한다. 제1 도전 재료층(93)은 감압 CVD법에 의해, 0.7㎛ 의 두께로 형성된 텅스텐(W)층이다. 도 32 (B)에, 기부 형성용의 제1 도전 재료층(93)의 결정입계의 방향을 나타냈다. 개구부(94)의 바닥면에는, 전술한 바와 같이. 원뿔면형의 성장 경계면으로 에워싸여 결정입계가 수직으로 배향된 영역(d)이 형성되고, 개구부(94)의 측벽면에 따른 부분에는 결정입계가 수평으로 배향된 영역(c)이 형성된다. 그리고, 개구부(94)의 외측에서는 결정입계가 수직으로 배향된 영역(a)이 형성된다. 또, 개구부(94)의 코너부에는 영역(a)과 영역(c)과의 사이의 천이 영역(b)이 형성되어, 결정입계의 배향 방향은 경사 방향으로 된다.
[공정-910]
다음에, 도 33 (A) 및 (B)에 나타낸 바와 같이, 제1 도전 재료층(93)을 에칭하고, 개구부(94)의 바닥부를 매입하도록 두께 약 0.5㎛의 기부(93e)를 형성한다. 기부(93e)의 표면에는 도 33 (B)에 나타낸 바와 같이, 영역(c)이 노출된다.
[공정-920]
다음에, 개구부(94)의 잔부를 포함하는 전면에 첨예부 형성용의 제2 도전 재료층(96)을 형성한다. 제2 도전 재료층(96)은 감압 CVD법에 의해 0.7㎛의 두께로 형성된 텅스텐층이다. 도 34 (B)에, 첨예부 형성용의 제2 도전 재료층(96)의 결정입계의 방향을 나타냈다. 이 [공정-920]에서는, 기부(93e)의 표면이 개구부(94)의 새로운 바닥면으로 되므로, 이 기부(93e)의 표면에 원뿔면형의 성장 경계면으로 에워싸여 결정입계가 수직으로 배향된 영역(D)이 형성된다. 그 밖의 각 영역 (A), (B), (C)의 형성 양식은, 기부 형성용의 제1 도전 재료층(93)에서의 각 영역 (a), (b), (c)의 경우와 동일하다. 그리고, 개구부(94)의 상단부와 바닥부와의 사이의 단차를 반영한 요부(96A)가 제2 도전 재료층(96)의 표면에 발생한다. 계속해서, 제2 도전 재료층(96) 표면의 요부(96A)에, 선택적으로 마스크 재료층(97)을 형성한다. 이 마스크 재료층(97)은, 전면에 형성된 마스크 재료층(도시하지 않음)을 제2 도전 재료층(96)의 평탄면이 노출될 때까지 에칭함으로써 형성된다.
[공정-930]
다음에, 제2 도전 재료층(96), 마스크 재료층(97) 및 밀착층(25)을 함께 에칭하면, 도 35 (A) 및 (B)에 나타낸 바와 같이, 전술한 기구에 따라 대레지스트 선택비의 크기에 따른 원뿔 형상을 가지는 첨예부(96e)가 형성되어, 전자 방출부(98)가 완성된다. 이 때, 제2 도전 재료층(96)을 마스크 재료층(97)과의 에칭 선택비를 최적화함으로써, 첨예부(96)의 표면을 성장 경계면에 일치시킬 수 있지만, 다소의 불일치는 허용된다. 즉, 첨예부(96e)의 원뿔 형상이 보다 완만하게 되는 경우에는, 첨예부(96e)는 여전히 영역(D)만으로 구성되지만, 원뿔 형상이 보다 급해지는 경우에는, 첨예부(96e)에 영역(C)이 혼입하게 된다. 기부(93e)와 캐소드 전극(11) 간에는, 밀착층(25e)이 남는다. 이후, 개구부(94)의 내부에서 절연층(12)의 측벽면을 후퇴시키면 개구부(94)가 형성되어, 도 31 (A) 및 31 (B)에 나타낸 전계 방출 소자를 얻을 수 있다. 이러한 전계 방출 소자를 사용하여 본 발명의 양태, 보다 구체적으로는 제3B 양태에 관한 표시 장치를 구성할 수 있다. 제3B 양태에 관한 표시 장치를 구성하는 방법은 실시 형태 1에서 설명한 방법과 동일하다.
실시 형태 10
실시 형태 10은 실시 형태 9의 변형이다. 실시 형태 9의 전계 방출 소자가 실시 형태 10의 전계 방출 소자와 상이한 점은, 기부와 첨예부와의 사이에도 밀착층이 형성되어 있는 점에 있다. 실시 형태 10의 전계 방출 소자의 개략적 부분 단면도를 도 36 (A) 및 36 (B)에 나타냈고, 그 제조 방법을 도 37 (A), 37 (B), 38 (A), 38 (B), 39 (A) 및 39 (B)에 나타냈다. 이들 도면 중의 부호는 도 31 (A) 및 31 (B)와 일부 공통이고, 이 공통의 구성 요소에 대해서는 상세한 설명을 생략한다.
실시 형태 10의 전계 방출 소자는 도 36 (A) 및 36 (B)에 나타낸 바와 같이, 텅스텐으로 이루어지는 기부(93e)와, 텅스텐으로 이루어지고, 기부(93e) 상에 적층된 원뿔형(구체적으로는 원뿔의 형상)의 첨예부(160e)로 이루어지는 전자 방출부(108)를 가진다. 그리고, 기부(93e)와 캐소드 전극(11)과의 사이에는 TiN으로 이루어지는 밀착층(25e)이 형성되고, 또 기부(93e)와 첨예부(106e)의 사이에는 TiN으로 이루어지는 밀착층(105e)이 형성되어 있다. 여기에서는, 밀착층(105e)을 편의상, 전자 방출부(108)에 포함시키지만, 전계 방출 소자의 동작상 불가결한 부재는 아니고, 제조상의 이유에서 형성되어 있다. 절연층(12)에는 게이트 전극(13)의 바로 아래로부터 기부(93e)의 상단부에 걸쳐 제거됨으로써, 개구부(94)가 형성되어 있다. 전자 방출부(108)의 첨예부(106e)는 결정질의 도전 재료로 이루어지고, 결정입계가 수직으로 배향된 영역(D)으로 구성되어 있지만, 이 영역(D)은 기부(93e)의 표면을 구성하는 영역(c)으로부터 밀착층(105e)에 의해 가로 막혀 있기 때문에, 영역(c)의 배향성의 영향을 거의 받지 않고 성장한다. 따라서, 실시 형태 9와 비교하여, 영역(D)은 한층 우수한 배향성을 가지고, 반복 전자 방출에 대한 내구성도 개선되어 있다.
다음에, 실시 형태 10의 전계 방출 소자의 제조 방법을 도 37 (A), 37 (B), 38 (A), 38 (B), 39 (A) 및 39 (B)를 참조하여 설명한다. 37 (A), 38 (A)및 39 (A)는 전계 방출 소자의 개략 단면도, 37 (B), 38 (B) 및 39 (B)는 전자 방출부의 결정입계의 방향을 설명하기 위한 개략도이다.
[공정-1000]
먼저, 실시 형태 9에서의 [공정-900]∼[공정-910]과 동일한 공정을 행하고, 개구부(94)를 포함하는 전면에 TiN으로 이루어지는 밀착층(25), 텅스텐으로 이루어지는 기부 형성용의 제1 도전 재료층(93)을 형성한 후, 밀착층(25) 및 제1 도전 재료층(93)의 에칭 속도가 대략 동일하게 되는 조건으로 밀착층(25) 및 제1 도전 재료층(93)의 에칭을 행한다. 이에 따라, 도 37 (A)에 나타낸 바와 같이, 개구부(94)의 바닥부를 매입하도록 기부(93e)가 형성된다. 이 기부(93e)의 표면에는, 도 37 (B)에 나타낸 바와 같이, 결정입계가 수평 방향으로 배향하는 영역(c)이 노출된다. 그리고, 여기에서는 밀착층(25)도 에칭되고 있으므로, 기부(93e)와 개구부(94) 사이의 부분에만 밀착층(25e)이 잔존한다.
[공정-1010]
다음에, 도 38 (A) 및 38 (B)에 나타낸 바와 같이, 개구부(94)의 잔부를 포함하는 전면에 TiN으로 이루어지는 밀착층(105), 및 텅스텐으로 이루어지는 첨예부 형성용의 제2 도전 재료층(106)을 차례로 형성한다. 제2 도전 재료층(106)은 기부(93e)의 상방, 보다 정확하게는 기부(93e) 상에 형성된 밀착층(105)의 표면을 개구부의 새로운 바닥면으로 간주하여 성장되기 때문에, 기부(93e)의 상방에 형성되는 제2 도전 재료층(106)의 영역은, 결정입계가 수직 방향으로 배향하는 영역(D)이 된다. 계속해서, 실시 형태 9의 [공정-920]과 동일하게 하여, 제2 도전 재료층(106) 표면의 요부(106A)에 마스크 재료층(107)을 남긴다.
[공정-1020]
다음에, 제2 도전 재료층(106), 마스크 재료층(107) 및 밀착층(105)을 함께 에칭하면, 도 39 (A) 및 39 (B)에 나타낸 바와 같이, 전술한 기구에 따라 대레지스트 선택비의 크기에 따른 원뿔 형상을 가지는 첨예부(106e)가 형성되어, 전자 방출부(108)가 완성된다. 이후, 개구부(94)의 내부에서 절연층(12)의 측벽면을 후퇴시키면, 도 36 (A) 및 36 (B)에 나타낸 전계 방출 소자를 얻을 수 있다. 이러한 전계 방출 소자를 사용하여, 본 발명의 제3 양태, 보다 구체적으로는 제3B의 양태에 관한 표시 장치를 구성할 수 있다. 제3B 양태에 관한 표시 장치를 구성하는 방법은 실시 형태1에서 설명한 방법과 동일하다.
실시 형태 11
실시 형태 11은 실시 형태 9의 또 다른 변형이다. 실시 형태 11의 전계 방출 소자가 실시 형태 9의 전계 방출소자와 상이한 점은, 기부의 표면이 일단 에칭에 의해 평탄화되어 있는 점이다. 즉, 이 전계 방출 소자의 전자 방출부(60)는, 도 40 (A) 및 40 (B)에 나타낸 바와 같이, 상면이 평탄한 기부(113ef)와 이 기부(113ef) 상에 형성된 원뿔형의 첨예부(116e)를 포함한다. 기부(113ef)의 상면이 평탄함에 따라, 전술한 실시 형태 10과 같이 밀착층(105e)을 사용하여 기부(113e)와 첨예부(116e)를 분단하지 않아도, 첨예부(116e)의 결정입계의 수직 방향에의 배향 제어가 용이하게 된다. 그리고, 기부(113e)와 캐소트 전극(112)과의 사이에는 밀착층(25e)이 형성되어 있다. 절연층(12)에는 게이트 전극(13)의 바로 아래로부터 기부(113e)의 상단부에 걸쳐 제거됨으로써, 개구부(94)가 형성되어 있다.
다음에, 실시 형태 11의 전계 방출 소자의 제조 방법을 도 41 (A), 41 (B), 42 (A), 42 (B), 43 (A), 43 (B), 44 (A) 및 44 (B)를 참조하여 설명한다. 도 41 (A), 42 (A), 43 (A) 및 44 (A)는 전계 방출 소자의 개략 단면도, 도 41 (B), 42 (B), 43 (B) 및 44 (B)는 결정입계의 방향을 설명하기 위한 개략도이다.
[공정-1100]
먼저, 실시 형태 9의 [공정-900]과 동일하게 하여, 개구부(94)를 포함하는 전면에 TiN으로 이루어지는 밀착층(25)과 기부 형성용의 제1 도전 재료층(113)을 형성한다. 제1 도전 재료층(113)은 CVD법에 의해 형성된 텅스텐층이다. 계속해서, 전면에 레지스트 재료로 이루어지는 평탄화층(114)을 표면이 평탄하게 되도록 형성한다.
[공정-1110]
다음에, 평탄화층(114)과 제1 도전 재료층(113)의 에칭 속도가 대략 동일하게 되는 조건으로 에칭을 행한다. 이에 따라, 도 42 (A) 및 42 (B)에 나타낸 바와 같이, 개구부(94)의 바닥부에 상면이 평탄한 기부(113ef)가 맹입된다. 이 기부(113ef)의 표면에는, 결정입계가 수평 방향으로 배향되는 영역(c)이 노출된다. 그리고, 여기에서는, 다음 공정에서 제막되는 첨예부 형성용의 제2 도전 재료층(116)의 절연층(12) 및 에칭 정지층(21)에 대한 밀착성을 양호하게 유지하기 위해, 밀착층(25)을 남겨 둔다.
[공정-1120]
다음에, 공정 43 (A) 및 43 (B)에 나타낸 바와 같이, 개구부(94)의 잔부를 포함하는 전면에 첨예부 형성용의 제2 도전 재료층(116)을 형성한다. 제2 도전 재료층(116)은 CVD법에 의해 형성된 텅스텐층이며, 기부(113ef)의 평탄한 표면을 개구부(94)의 새로운 바닥면으로 간주하여 성장하기 때문에, 기부(113ef) 상에 형성되는 제2 도전 재료층(116)의 영역은, 결정입계가 수직 방향으로 배향되는 영역(D)이 된다. 계속해서, 실시 형태 9의 [공정-920]과 동일하게 하여, 요부(116A)에 마스크 재료층(117)을 남긴다.
[공정-1130]
다음에, 제2 도전 재료층(116), 마스크 재료층(117) 및 밀착층(25)을 함께 에칭하면, 도 44 (A) 및 44 (B)에 나타낸 바와 같이, 전술한 기구에 따라 대레지스트 선택비의 크기에 따른 원뿔 형상을 가지는 첨예부(116e)가 형성되어, 전자 방출부(118)가 완성된다. 이후, 개구부(94)의 내부에서 절연층(12)의 측벽면을 후퇴시키면, 개구부(94)가 완성되고, 도 40 (A) 및 40 (B)의 전계 방출 소자가 완성된다. 이러한 전계 방출 소자를 사용하여, 본 발명의 제2 양태, 보다 구체적으로는 제3B 양태에 관한 표시 장치를 구성할 수 있다. 제3B 양태에 관한 표시 장치를 구성하는 방법은 실시 형태 1에서 설명한 방법과 동일하다.
실시 형태 12
실시 형태 12는 본 발명의 제3C 양태에 관한 전계 방출 소자, 및 본 발명의 제2 양태에 관한 전계 방출 소자의 제조 방법에 관한 것이다. 실시 형태 12의 전계 방출 소자의 개략적인 부분 단면도를 도 45에 나타냈고, 그 제조 방법을 도 46 (A) 및 46 (B)에 나타냈다. 이들 도면 중의 부호는 도 1 (A)와 1 (B)와 일부 공통이며, 이와 공통의 구성 요소에 대해서는 상세한 설명을 생략한다.
실시 형태 12의 전계 방출 소자는 도 45에 나타낸 바와 같이, 기부(123)와, 기부(123) 상에 적층된 원뿔형의 첨예부(126e)로 구성된 전자 방출부(128)를 가진다. 실시 형태 12에서는, 기부(123)와 첨예부(126e)와 함께 텅스텐을 사용하여 구성하지만, 서로 상이한 도전 재료를 사용하여 구성해도 된다. 기부(123)와 캐소드 전극(11)과의 사이에는 TiN으로 이루어지는 밀착층(122)이 형성되고, 또 기부(123)와 첨예부(126e)와의 사이에는 TiN으로 이루어지는 밀착층(125e)이 형성되어 있다. 여기에서는, 밀착층(125e)을 편의상, 전자 방출부(128)에 포함시키지만, 전계 방출 소자의 동작상 불가결한 부재는 아니며, 제조상의 이유에서 형성되어 있다. 캐소드 전극(11)의 표면을 기준으로 한 개구부(54)의 벽면의 경사각 θw는, 캐소드 전극(11)의 표면을 기준으로 한 전자 방출부(128)의 첨예부 사면의 경사각 θp보다도 작다(θw<θp<90°). 절연층(12)에는 게이트 전극(13)의 바로 아래로부터 기부(123)의 상단부에 걸쳐 제거됨으로써, 개구부(124)가 형성되어 있다.
다음에, 실시 형태 12의 전계 방출 소자의 제조 방법을 도 46 (A) 및 46 (B)를 참조하여 설명한다.
[공정-1200]
먼저, 에칭 정지층(21)의 형성까지를 실시 형태 2의 [공정-200]과 동일하게 행한다. 다음에, 에칭 정지층(21)과 게이트 전극(13)과 절연층(12)을 차례로 에칭함으로써, 벽면이 경사진 개구부(124)를 형성한다. 이 때, 에칭 정지층(21)과 절연층(12)의 에칭에는 표 16에 나타낸 조건을 적용할 수 있고, 게이트 전극(13)의 에칭에는 표 12에 나타낸 조건을 적용할 수 있다. 캐소드 전극(11)의 표면을 기준으로 한 개구부(124)의 벽면 경사각 θw는 약 75°가 된다. 다음에, 개구부(124) 내를 포함하는 전면에 밀착층(122) 및 기부 형성용의 제1 도전 재료층(도시하지 않음)을 형성하고, 이들 양층을 에칭한다. 이 에칭에 의해, 개구부(124)의 바닥부를 매입하는 기부(123)가 형성된다. 그리고, 도시되는 기부(123)는 평탄화된 표면을 가지고 있지만, 표면이 실시 형태 10에서의 기부(93e)와 같이 움푹 패어있어도 된다. 그리고, 평탄화된 표면을 가지는 기부(123)는 실시 형태 11의 [공정-1100]∼[공정-1110]과 동일한 프로세스에 의해 형성 가능하다. 또한, 개구부(124)의 잔부를 포함하는 전면에, 실시 형태 11과 동일하게 하여 밀착층(125), 첨예부 형성용의 제2 도전 재료층(126)을 차례로 형성하고, 제2 도전 재료층(126) 표면의 요부(126A)에 마스크 재료층(127)을 남긴다. 도 46 (A)은 여기까지의 프로세스가 종료된 상태를 나타내고 있다.
[공정-1210]
다음에, 제2 도전 재료층(126), 마스크 재료층(127) 및 밀착층(125)을 에칭하면, 도 46 (B)에 나타낸 바와 같이, 전술한 기구에 따라 대레지스트 선택비의 크기에 대응한 원뿔 형상을 가지는 첨예부(126e)가 형성되어, 전자 방출부(128)가 완성된다. 이들 층의 에칭은 실시 형태 4와 동일하게 할 수 있다. 캐소드 전극(11)의 표면을 기준으로 한 첨예부(126)의 선단부 사면의 경사각 θp는 약 80°가 되며, 캐소드 전극(11)의 표면을 기준으로 한 개구부(44) 벽면의 경사각 θw(약 75°)보다도 크다. 양 경사각이 θw<θp<90°의 관계를 만족시키고 있음에 따라, 상기 에칭 중에 있어서 개구부(124) 측면의 벽면에 에칭 찌꺼기가 남지 않고, 충분한 높이를 가지는 전자 방출부(128)가 형성된다.
그 후, 등방적인 에칭 조건으로 개구부(124)의 내부에서 절연층(12)의 측벽면을 후퇴시키면, 도 45에 나타낸 전계 방출 소자가 완성된다. 등방적인 에칭에 대해서는 실시 형태 1에서 전술한 바와 같다. 이러한 전계 방출 소자를 사용하여, 본 발명의 제3 양태, 보다 구체적으로는 제3C 양태에 관한 표시 장치를 구성할 수 있다. 제3C 양태에 관한 표시 장치를 구성하는 방법은 실시 형태 1에서 설명한 방법과 동일하다.
실시 형태 13
실시 형태 13은 본 발명의 제2B 양태에 관한 전계 방출 소자의 제조 방법에 관한 것이다. 이 제조 방법을 도 47 (A), 47 (B), 48 (A) 및 48 (B)를 참조하여 설명한다.
[공정-1300]
먼저, 개구부(94)의 형성까지를 실시 형태 9의 [공정-900]과 동일하게 행한다. 다음에, 개구부(94) 내을 포함하는 전면에 밀착층(132) 및 기부 형성용의 제1 도전 재료층(도시하지 않음)을 형성하고, 이들 양층을 에칭한다. 이 에칭에 의해, 개구부(94)의 바닥부를 매입하는 기부(133)가 형성된다. 기부(133)와 캐소드 전극(11)과의 사이에는, 밀착층(132)이 잔존한다. 그리고, 도시되는 기부(133)는 평탄화된 표면을 가지고 있지만, 표면이 실시 형태 10에서의 기부(93e)와 같이 움푹 패어 있어도 된다. 그리고, 평탄화된 표면을 가지는 기부(123)는 실시 형태 11의 [공정-1100]∼[공정-1110]과 동일한 프로세스에 의해 형성 가능하다. 또한, 개구부(94)의 잔부를 포함하는 전면에 밀착층(135), 및 첨예부 형성용의 제2 도전 재료층(136)을 차례로 형성한다. 이 때, 개구부(94) 잔부의 상단부와 바닥부와의 단차를 반영한 주형부(136B)의 상단과 연통되는 확대부(136C)로 이루어지는 대략 깔때기형의 요부(136A)가 제2 도전 재료층(136) 표면에 생성되도록, 이 제2 도전 재료층(136)의 두께를 선택한다. 다음에, 제2 도전 재료층(136) 상에 마스크 재료층(137)을 형성한다. 이 마스크 재료층(137)은, 예를 들면 동을 사용하여 형성한다. 도 47 (A)는 여기까지의 프로세스가 종료된 상태를 나타내고 있다.
[공정-1310]
다음에, 도 47 (B)에 나타낸 바와 같이, 마스크 재료층(137)과 제2 도전 재료층(136)을 지지체(10)의 표면에 대하여 평행하는 면 내에서 제거함으로써, 주형부(136B)에 마스크 재료층(137)을 남긴다. 이 제거는, 실시 형태 2의 [공정-230]과 마찬가지로, 화학 기계 연마(CMP)법에 의해 행할 수 있다.
[공정-1320]
다음에, 제2 도전 재료층(136)과 마스크 재료층(137)과 밀착층(135)을 에칭하면, 전술한 기구에 따라 대레지스트 선택비의 크기에 따른 원뿔 형상을 가지는 첨예부(136e)가 형성된다. 이들 층의 에칭은, 실시 형태 2의 [공정-240]과 동일하게 행할 수 있다. 상기 첨예부(136e)와 기부(133e), 및 첨예부(136e)와 기부(133e) 사이에 잔존하는 밀착층(135e)에 의해, 전자 방출부(138)가 형성된다. 전자 방출부(138)는 전체가 원뿔형 형상을 가지고 있어도 물론 상관없다. 도 48 (A)에는 기부(133e)의 일부가 개구부(94)의 바닥부를 매입하도록 잔존한 상태를 나타냈다. 이러한 형상은, 주형부(136B)에 매입된 마스크 재료층(137)의 높이가 낮거나, 또는 마스크 재료층(137)의 에칭 속도가 비교적 빠른 경우에 발생할 수 있지만, 전자 방출부(138)로서의 기능에 하등 지장은 없다.
[공정-1330]
이후, 등방적인 에칭 조건으로 개구부(94) 내부에서 절연층(12)의 측벽면을 후퇴시키면, 도 48 (B)에 나타낸 전계 방출 소자가 완성된다. 등가적인 에칭에 대해서는, 실시 형태 1에서 전술한 바와 같다. 이러한 전계 방출 소자를 사용하여, 본 발명의 제3 양태, 보다 구체적으로는 제3B 양태에 관한 표시 장치를 구성할 수 있다. 제3B 양태에 관한 표시 장치를 구성하는 방법은 실시 형태 12에 설명한 방법과 동일하다.
실시 형태 14
실시 형태 14는 본 발명의 제2C 양태에 관한 전계 방출 소자의 제조 방법에 관한 것이다. 이 제조 방법을 도 49를 참조하여 설명한다.
[공정-1400]
제2 도전 재료층(136)의 형성까지를 실시 형태 13의 [공정-1300]과 동일하게 행한다. 다음에, 제2 도전 재료층(136) 상에 마스크 재료층(147)을 형성한다. 다음에. 제2 도전 재료층(136) 상과 확대부 내의 마스크 재료층(147)만을 제거함으로써, 도 49에 나타낸 바와 같이, 주형부(136B)에 마스크 재료층(147)을 남긴다. 여기에서는, 예를 들면 희(希)불산 수용액을 사용한 웨트 에칭을 행하여, 텅스텐으로 이루어지는 제2 도전 재료층(136)을 제거하지 않고, 동으로 이루어지는 마스크 재료층(147)만을 선택적으로 제거할 수 있다. 이후의 제2 도전 재료층(136)과 마스크 재료층(147)의 에칭, 절연층(12)의 등방적인 에칭 등의 프로세스는 모두 실시 형태 13과 동일하게 행할 수 있다.
실시 형태 15
실시 형태 15는 본 발명의 제2D 양태에 관한 전계 방출 소자의 제조 방법에 관한 것이다. 이 제조 방법을 도 50 (A) 및 50 (B)를 참조하여 설명한다.
[공정-1500]
기부(133)의 형성까지 실시 형태 13의 [공정-1300]과 동일하게 행한다. 다음에, 개구부(94) 내를 포함하는 전면에, 텅스텐으로 이루어지는 두께 약 0.07㎛의 밀착층(155)을 실시 형태 6의 [공정-600]과 동일하게, DC 스퍼터법으로 형성한다. 이후, 실시 형태 13과 동일하게 하여, 텅스텐으로 이루어지는 제2 도전 재료층(156)을 형성하고, 이 제2 도전 재료층(156) 표면의 요부에 마스크 재료층(157)을 남기고, 다시 제2 도전 재료층(156)과 마스크 재료층(157)의 에칭을 행한다. 도 50 (A)는 밀착층(155)이 바로 노출된 시점을 나타내고 있다. 실시 형태 15에서는, 이 시점에서 피에칭물의 면적 대부분을 차지하는 재료는 여전히 텅스텐이기 때문에, 도 21 (A) 및 21 (B)를 참조하여 설명한 바와 같은 증기압이 낮은 에칭 반응 생성물이 발생되지 않아, 에칭은 계속하여 신속하게 진행된다.
[공정-1510]
또한, 피에칭물에 밀착층(155)도 더하여 계속해서 에칭이 진행되면, 최종적으로는, 도 50 (B)에 나타낸 바와 같이, 양호한 원뿔형 형상을 가지는 첨예부(156e)가 형성된다. 이 첨예부(156e)와 기부(133), 및 첨예부(156e)와 기부(133) 사이에 잔존하는 밀착층(155e)에 의해, 전자 방출부(158)가 형성된다. 이러한 전계 방출 소자를 사용하여, 본 발명의 제3 양태, 보다 구체적으로는 제3B 양태에 관한 표시 장치를 구성할 수 있다. 제3B 양태에 관한 표시 장치를 구성하는 방법은 실시 형태 1에서 설명한 방법과 동일하다.
이상, 본 발명을 발명의 실시 형태에 따라 설명했지만, 본 발명은 이들에 한정되는 것이 아니다. 전계 방출 소자 구조의 세부, 전계 방출 소자의 제조 방법에서의 가공 조건이나 사용한 재료 등의 상세 사항, 전계 방출 소자를 적용한 표시 장치 구조의 세부는 예시이며, 적당한 변경, 선택, 조합이 가능하다. 예를 들면, 실시 형태 1∼실시 형태 3 및 실시 형태 6에서 설명한 전계 방출 소자에, 실시 형태 5에서 설명한 집속 전극을 형성해도 된다. 또, 실시 형태 9∼실시 형태 13 및 실시 형태 15에서 설명한 전계 방출 소자에, 실시 형태 8에서 설명한 집속 전극을 형성해도 된다. 실시 형태 2∼실시 형태 5에서 설명한 전계 방출 소자에, 실시 형태 6에서 설명한 밀착층을 형성해도 된다. 또, 실시 형태 7∼실시 형태 13에서 설명한 전계 방출 소자에, 실시 형태 15에서 설명한 밀착층을 형성해도 된다. 실시 형태 4 및 실시 형태 5에서는, 본 발명의 제1A 양태에 관한 제조 방법을 예시했지만, 제1B 양태, 제1C 양태 및 제1D 양태에 관한 제조 방법도 동일하게 적용 가능하다. 또, 실시 형태 7∼실시 형태 12에서는, 본 발명의 제2A 양태에 관한 제조 방법을 예시했지만, 제2B 양태, 제2C 양태 및 제2D 양태에 관한 제조 방법도 동일하게 적용 가능하다.
이상의 발명으로부터도 명백한 바와 같이, 본 발명의 제1 양태에 관한 전계 방출 소자는, 전자 방출부의 선단부가 결정입계가 수직으로 배향된 결정질의 도전 재료로 구성되어 있기 때문에, 고전계 하에서 전자 방출을 반복하는 전자 방출부의 내구성이 개선되고, 나아가서는 이 전계 방출 소자를 사용한 제1 양태에 관한 표시 장치의 수명의 장기화가 도모된다. 본 발명의 제2 양태에 관한 전계 방출 소자에서는, θw<θe<90°의 관계가 만족됨으로써, 개구부 내에 찌꺼기가 잔존하기 어려운 구성이 채용되어, 높은 전자 방출 효과가 달성되면서, 게이트 전극과 캐소드 전극과의 단락이 방지되고 있으며, 나아가서는 이 전계 방출 소자를 사용한 제2 양태에 관한 표시 장치의 저소비 전력화와 고신뢰화가 도모된다. 또한, 본 발명의 제3 양태에 관한 전계 방출 소자는, 전자 방출부가 기부와 그 위에 형성되는 첨예부로 구성되므로, 기부의 높이를 적절히 선택함으로써, 전자 방출부의 선단부와 게이트 전극과의 사이의 거리를 미(微)조정하는 것이 가능하게 되어, 전계 방출 소자, 나아가서는 이 전계 방출 소자를 사용한 제3 양태에 관한 표시 장치 설계의 자유도가 높아진다.
본 발명의 제2 양태에 관한 전계 방출 소자의 제조 방법에서는, 전자 방출부를 기부와 그 위의 첨예부로 구분하여 형성하지만, 특히 CVD법에 의해 형성되는 결정질의 도전 재료층을 사용하여 첨예부를 형성하는 경우에는, 기부의 바로 위에서 결정입계가 수직으로 배향된 도전 재료층의 영역을 사용하여 첨예부를 형성할 수 있으므로, 전자 방출부의 선단부와 게이트 전극과의 사이의 거리의 정밀한 제어가 가능하게 되는 외에, 전자 방출부의 내구성도 향상시킬 수 있다.
본 발명의 제1 및 제2 양태에 관한 전계 방출 소자의 제조 방법에서는, 전자 방출부의 선단부를 구성하는 원뿔형 형상을 가지는 부분 또는 첨예부를, 일련의 자기 정합적인 프로세스에 의해 형성할 수 있다. 따라서, 프로세스의 번잡함이 경감됨은 물론, 대면적의 캐소드 패널 제조를 상정한 경우에도, 캐소드 패널의 전면에 걸쳐 균일한 치수 및 형상을 가지는 전자 방출부를 형성할 수 있어, 표시 장치의 대화면화에 용이하게 대응하는 것이 가능하게 된다. 자기 정합적인 프로세스를 적용할 수 있으므로, 포토리소그래피 공정수가 삭감되고, 나아가서는 제조 설비 투자의 삭감, 프로세스 시간의 단축화, 전계 방출 소자나 표시 장치의 제조 코스트 저감을 도모할 수 있다.

Claims (49)

  1. (A) 지지체 상에 형성된 캐소드 전극,
    (B) 지지체 및 캐소드 전극 상에 형성된 절연층,
    (C) 절연층 상에 형성된 게이트 전극,
    (D) 게이트 전극과 절연층을 관통하는 개구부, 및
    (E) 개구부의 바닥부에 위치하고, 선단부가 원뿔형 형상을 가지고 결정질의 도전 재료로 이루어지는 전자 방출부
    를 구비하는 냉음극(冷陰極) 전계 방출 소자로서,
    전자 방출부의 선단부가 캐소드 전극에 대하여 대략 수직의 결정입계(結晶粒界)를 가지는 냉음극 전계 방출 소자.
  2. 제1항에 있어서,
    전극 방출부와 캐소드 전극 사이에 전기적 도전성 밀착층이 형성되는 냉음극 전계 방출 소자.
  3. 제2항에 있어서,
    지지체에 대하여 수직 방향으로 전자 방출부를 형성하기 위한 도전 재료층의 에칭 속도를 R1, 지지체에 대하여 수직 방향으로 밀착층의 에칭 속도를 R2로 한 경우, R2≤R1≤5R2의 관계를 만족시키는 전기적 도전 재료층으로 밀착층을 구성하는 냉음극 전계 방출 소자.
  4. 제3항에 있어서,
    전자 방출부 및 밀착층이 동일한 전기적 도전 재료로 이루어지는 냉음극 전계 방출 소자.
  5. 제1항에 있어서,
    게이트 전극 및 절연층 상에 추가로 제2 절연층이 형성되고, 제2 절연층 상에 집속 전극이 형성되는 냉음극 전계 방출 소자.
  6. 제1항에 있어서,
    전자 방출부의 선단부는 CVD법에 의해 형성된 텅스텐층으로 이루어지는 냉음극 전계 방출 소자.
  7. (A) 지지체 상에 형성된 캐소드 전극,
    (B) 지지체 및 캐소드 전극 상에 형성된 절연층,
    (C) 절연층 상에 형성된 게이트 전극,
    (D) 게이트 전극과 절연층을 관통하는 개구부, 및
    (E) 개구부의 바닥부에 위치하고, 선단부가 원뿔형 형상을 가지는 전자 방출부
    를 구비하는 냉음극 전계 방출 소자로서,
    캐소드 전극의 표면을 기준으로 한 개구부 벽면의 경사각을 θw, 캐소드 전극의 표면을 기준으로 한 선단부 사면(斜面)의 경사각을θe로 한 경우, θw<θe<90°의 관계를 만족시키는 냉음극 전계 방출 소자.
  8. (A) 지지체 상에 형성된 캐소드 전극,
    (B) 지지체 및 캐소드 전극 상에 형성된 절연층,
    (C) 절연층 상에 형성된 게이트 전극,
    (D) 게이트 전극과 절연층을 관통하는 개구부, 및
    (E) 개구부의 바닥부에 위치한 전자 방출부
    를 구비하는 냉음극 전계 방출 소자로서,
    전자 방출부는 기부(基部)와 기부 상에 형성된 원뿔형의 첨예부로 이루어지는 냉음극 전계 방출 소자.
  9. 제8항에 있어서,
    기부와 첨예부가 상이한 전기적 도전 재료로 이루어지는 냉음극 전계 방출 소자.
  10. 제8항에 있어서,
    기부와 첨예부가 동일한 전기적 도전 재료로 이루어지는 냉음극 전계 방출 소자.
  11. 제10항에 있어서,
    전기적 도전 재료는 텅스텐인 냉음극 전계 방출 소자.
  12. 제8항에 있어서,
    첨예부는 결정질(結晶質)의 도전 재료로 이루어지고, 캐소드 전극에 대하여 대략 수직의 결정입계를 가지는 냉음극 전계 방출 소자.
  13. 제8항에 있어서,
    기부와 첨예부와의 사이에 전기적 도전성 밀착층이 형성되는 냉음극 전계 방출 소자.
  14. 제13항에 있어서,
    지지체에 대하여 수직 방향으로 첨예부를 형성하기 위한 도전 재료층의 에칭 속도를 R1, 지지체에 대하여 수직 방향으로 밀착층의 에칭 속도를 R2로 한 경우, R2≤R1≤5R2의 관계를 만족시키는 전기적 도전 재료로 밀착층을 구성하는 냉음극 전계 방출 소자.
  15. 제14항에 있어서,
    첨예부와 밀착층이 동일한 전기적 도전 재료로 이루어지는 냉음극 전계 방출 소자.
  16. 제8항에 있어서,
    게이트 전극 및 절연층 상에 추가로 제2 절연층이 형성되고, 제2 절연층 상에 집속 전극이 형성되는 냉음극 전계 방출 소자.
  17. 제8항에 있어서,
    캐소드 전극의 표면을 기준으로 한 개구부의 벽면 경사각을θw, 캐소드 전극의 표면을 기준으로 한 첨예부 사면의 경사각을 θp로 한 경우, θw<θp<90°의 관계를 만족시키는 냉음극 전계 방출 소자.
  18. (a) 지지체 상에 캐소드 전극을 형성하는 공정,
    (b) 지지체 및 캐소드 전극 상에 절연층을 형성하는 공정,
    (c) 절연층 상에 게이트 전극을 형성하는 공정,
    (d) 최소한 절연층을 관통하고, 캐소드 전극이 노출된 바닥부를 가지는 개구부를 형성하는 공정,
    (e) 개구부 내를 포함하는 전면(全面)에 전자 방출부 형성용의 도전 재료층을 형성하는 공정,
    (f) 개구부의 중앙부에 위치한 도전 재료층의 영역을 차폐(遮蔽)하도록, 도전 재료층 상에 마스크 재료층을 형성하는 공정, 및
    (g) 지지체에 대하여 수직 방향에서의 도전 재료층의 에칭 속도가 지지체에 대하여 수직 방향에서의 마스크 재료층의 에칭 속도보다 큰 이방성(異方性) 에칭 조건 하에서 도전 재료층과 마스크 재료층을 에칭하여, 도전 재료층으로 이루어지고, 선단부가 원뿔형 형상을 가지는 전자 방출부를 개구부 내에 형성하는 공정
    으로 이루어지는 냉음극 전계 방출 소자의 제조 방법.
  19. 제18항에 있어서,
    공정 (d)에서는, 캐소드 전극의 표면을 기준으로 한 벽면의 경사각 θw를 가지는 상기 개구부를 절연층에 형성하고,
    공정 (g)에서는, 캐소드 전극의 표면을 기준으로 한 사면의 경사각 θe를 가지고, Qw<Qe<90°의 관계를 만족시키는 원뿔형의 선단부를 형성하는 냉음극 전계 방출 소자의 제조 방법.
  20. 제18항에 있어서,
    공정 (e)에서는, 개구부의 상단부와 바닥부와의 사이의 단차(段差)를 반영한 요부(凹部)를 도전 재료층의 표면에 형성하고, 스텝 (f)에서는, 도전 재료층의 전면에 마스크 재료층을 형성한 후, 마스크 재료층을 도전 재료층의 평탄면이 노출될 때까지 제거하고, 요부에 마스크 재료층을 남기는 냉음극 전계 방출 소자의 제조 방법.
  21. 제18항에 있어서,
    공정 (e)에서는, 개구부의 상단부와 바닥부와의 사이의 단차를 반영하여, 주형부와 상기 주형부의 상단과 연통되는 확대부를 가지는 대략 깔때기형의 요부를 도전 재료층의 표면에 형성하고, 공정 (f)에서는, 도전 재료층의 전면에 마스크 재료층을 형성한 후, 마스크 재료층과 도전 재료층을 지지체의 표면과 평행하는 면 내에서 제거하여, 주형부에 마스크 재료층을 남기는 냉음극 전계 방출 소자의 제조 방법.
  22. 제18항에 있어서,
    공정 (e)에서는, 개구부의 상단부와 바닥부와의 사이의 단차를 반영하여, 주형부와 상기 주형부의 상단과 연통되는 확대부를 가지는 대략 깔때기형의 요부를 도전 재료층의 표면에 형성하고, 공정 (f)에서는, 도전 재료층의 전면에 마스크 재료층을 형성한 후, 도전 재료층 상 및 확대부 내의 마스크 재료층을 제거하여, 주형부에 마스크 재료층을 남기는 냉음극 전계 방출 소자의 제조 방법.
  23. 제22항에 있어서,
    지지체에 대하여 수직 방향에서의 마스크 재료층 에칭 속도를 R3, 지지체에 대하여 수직 방향에서의 도전 재료층의 에칭 속도를 R1로 한 경우, 10R3≤R1의 관계를 만족시키는 냉음극 전계 방출 소자의 제조 방법.
  24. 제23항에 있어서,
    상기 마스크 재료층이 최소한 동, 금 또는 백금으로 이루어지는 냉음극 전계 방출 소자의 제조 방법.
  25. 제18항에 있어서,
    도전 재료층은 CVD법에 의해 형성되는 냉음극 전계 방출 소자의 제조 방법.
  26. 제18항에 있어서,
    공정 (e)에서는, 전자 방출부 형성용의 도전 재료층을 형성하기 전에, 개구부 내를 포함하는 전면에 전기적 도전성 밀착층을 형성하고, 공정 (g)에서는, 지지체에 대하여 수직 방향에서의 도전 재료층의 에칭 속도와 지지체에 대하여 수직 방향에서의 밀착층의 속도가 지지층에 대하여 수직 방향의 마스크 재료층의 에칭 속도보다 높은 이방성 에칭 조건 하에서, 도전 재료층, 마스크 재료층 및 밀착층을 에칭하는 냉음극 전계 방출 소자의 제조 방법.
  27. 제26항에 있어서,
    공정 (g)에서는, 지지체에 대하여 수직 방향으로 전자 방출부를 형성하기 위한 도전 재료층의 에칭 속도를 R1, 지지체에 대하여 수직 방향에서의 밀착층의 에칭 속도를 R2로 한 경우, R2≤R1≤5R2의 관계를 만족시키는 냉음극 전계 방출 소자의 제조 방법.
  28. 제27항에 있어서,
    전자 방출부 형성용의 도전 재료층과 밀착층이 동일한 전기적 도전 재료로 이루어지는 냉음극 전계 방출 소자의 제조 방법.
  29. 기부와, 기부 상에 형성된 원뿔형의 첨예부로 이루어지는 전자 방출부를 가지는 냉음극 전계 방출 소자의 제조 방법으로서,
    (a) 지지체 상에 캐소드 전극을 형성하는 공정,
    (b) 지지체 및 캐소드 전극 상에 절연층을 형성하는 공정,
    (c) 절연층 상에 게이트 전극을 형성하는 공정,
    (d) 최소한 절연층을 관통하고, 캐소드 전극이 노출된 바닥부를 가지는 개구부를 형성하는 공정,
    (e) 개구부의 바닥부를 제1 도전 재료층으로 이루어지는 기부로 매입(埋入)하는 공정,
    (f) 개구부의 잔부(殘部)를 포함하는 전면에 제2 도전 재료층을 형성하는 공정,
    (g) 개구부의 중앙부에 위치하는 제2 도전 재료층의 영역을 차폐하도록, 마스크 재료층을 제2 도전 재료층 상에 형성하는 공정, 및
    (h) 지지체에 대하여 수직 방향에서의 제2 도전 재료층의 에칭 속도가 지지체에 대하여 수직 방향에서의 마스크 재료층의 에칭 속도보다 높은 이방성 에칭 조건 하에서, 제2 도전 재료층과 마스크 재료층를 에칭하여, 제2 도전 재료층으로 이루어지는 첨예부를 기부 상에 형성하는 공정
    으로 이루어지는 냉음극 전계 방출 방치의 제조 방법.
  30. 제29항에 있어서,
    공정 (e)에서는, 개구부 내를 포함하는 전면에 제1 도전 재료층을 형성한 후, 제1 도전 재료층을 에칭하여 개구부의 바닥부를 기부로 매입하는 냉음극 전계 방출 소자의 제조 방법.
  31. 제29항에 있어서,
    공정 (e)에서는, 개구부 내를 포함하는 전면에 제1 도전 재료층를 형성하고, 또한 제1 도전 재료층의 전면에 평탄화층을 표면이 대략 평탄하게 되도록 형성하고, 평탄화층과 제1 도전 재료층의 에칭 속도가 대략 동일한 조건 하에서 이들 양층을 에칭함으로써, 개구부의 바닥부를 상면이 평탄한 기부로 매입하는 냉음극 전계 방출 소자의 제조 방법.
  32. 제29항에 있어서,
    기부 형성용의 제1 도전 재료층과 첨예부 형성용의 제2 도전 재료층이 상이한 전기적 도전 재료로 이루어지는 냉음극 전계 방출 소자의 제조 방법.
  33. 제 32항에 있어서,
    기부 형성용의 제1 도전 재료층과 첨예부 형성용의 제2 도전 재료층을 CVD법에 의해 형성하고,
    제2 도전 재료층을 에칭하여, 캐소드 전극에 대하여 대략 수직의 결정입계를 가지는 부분을 첨예부로서 남기는 냉음극 전계 방출 소자의 제조 방법.
  34. 제29항에 있어서,
    기부 형성용의 제1 도전 재료층과 첨예부 형성용의 제2 도전 재료층이 동일한 전기적 도전 재료로 이루어지는 냉음극 전계 방출 소자의 제조 방법.
  35. 제34항에 있어서,
    기부 형성용의 제1 도전 재료층과 첨예부 형성용의 제2 도전 재료층을 CVD법에 의해 형성하고,
    제2 도전 재료층을 에칭하여, 캐소드 전극에 대하여 대략 수직의 결정입계를 가지는 부분을 첨예부로서 남기는 냉음극 전계 방출 소자의 제조 방법.
  36. 제34항에 있어서,
    제1 도전 재료층과 제2 도전 재료층이 텅스텐으로 이루어지는 냉음극 전계 방출 소자의 제조 방법.
  37. 제29항에 있어서,
    공정 (d)에서는, 캐소드 전극의 표면을 기준으로 한 벽면의 경사각 θw를 가지는 개구부를 절연층에 형성하고, 공정 (h)에서는, 캐소드 전극을 기준으로 한 사면의 경상각 θp가 θw<θp<90°의 관계를 만족시키는 첨예부를 형성하는 냉음극 전계 방출 소자의 제조 방법.
  38. 제29항에 있어서,
    공정(f)에서는 개구부의 상단부와 바닥부와의 사이의 단차를 반영한 요부를 첨예부 형성용의 제2 도전 재료층의 표면에 형성하고, 공정 (g)에서는, 제2 도전 재료층의 전면에 마스크 재료층을 형성한 후, 마스크 재료층을 제2 도전 재료층의 평탄면이 노출될 때까지 제거하여, 마스크 재료층을 요부에 남기는 냉음극 전계 방출 소자의 제조 방법.
  39. 제29항에 있어서,
    공정 (f)에서는, 개구부의 상단부와 바닥부와의 사이의 단차를 반영하여, 주형부와 상기 주형부의 상단과 연통되는 확대부를 가지는 대략 깔때기형의 요부를 첨예부 형성용 제2 도전 재료층의 표면에 형성하고, 공정 (g)에서는, 제2 도전 재료층의 전면에 마스크 재료층을 형성한 후, 마스크 재료층과 제2 도전 재료층을 지지체의 표면과 평행하는 면 내에서 제거하여, 주형부에 마스크 재료층을 남기는 냉음극 전계 방출 소자의 제조 방법.
  40. 제29항에 있어서,
    공정 (f)에서는, 개구부의 상단부와 바닥부와의 사이의 단차를 반영하여, 주형부와 상기 주형부의 상단과 연통되는 확대부를 가지는 대략 깔때기형의 요부를 첨예부 형성용의 제2 도전 재료층 표면에 형성하고, 공정 (g)에서는, 제2 도전 재료층의 전면에 마스크 재료층을 형성한 후, 제2 도전 재료층 상 및 확대부 내의 마스크 재료층을 제거하여, 주형부에 마스크 재료층을 남기는 냉음극 전계 방출 소자의 제조 방법.
  41. 제40항에 있어서,
    지지체에 대하여 수직 방향에서의 마스크 재료층의 에칭 속도를 R3, 지지체에 대하여 수직 방향에서의 제2 도전 재료층의 에칭 속도를 R1로 한 경우, 10R3≤R1의 관계를 만족시키는 냉음극 전계 방출 소자의 제조 방법.
  42. 제41항에 있어서,
    마스크 재료층이 최소한 동, 금 또는 백금으로 이루어지는 냉음극 전계 방출 소자의 제조 방법.
  43. 제29항에 있어서,
    공정 (f)에서는, 첨예부 형성용의 제2 도전 재료층을 형성하기 전에, 개구부의 잔부를 포함하는 전면(全面)에 전기적 도전성 밀착층을 형성하는 냉음극 전계 방출 소자의 제조 방법.
  44. 제41항에 있어서,
    공정 (h)에서는, 지지체에 대하여 수직 방향에서의 제2 도전 재료층의 에칭 속도와 지지체에 대하여 수직 방향에서의 밀착층의 에칭 속도가 지지체에 대하여 수직 방향에서의 마스크 재료층의 에칭 속도보다 높은 이방성 에칭 조건 하에서 제2 도전 재료층, 마스크 재료층 및 밀착층을 에칭하는 냉음극 전계 방출 소자의 제조 방법.
  45. 제44항에 있어서,
    공정 (h)에서는, 지지체에 대하여 수직 방향으로 전극 방출부를 형성하기 위한 제2 도전 재료층의 에칭 속도 R1과, 지지체에 대하여 수직 방향에서의 밀착층의 에칭 속도 R2가 R2≤R1≤5R2의 관계를 만족시키는 냉음극 전계 방출 소자의 제조 방법.
  46. 제45항에 있어서,
    첨예부 형성용의 제2 도전 재료층과 밀착층이 동일한 전기적 도전 재료로 이루어지는 냉음극 전계 방출 소자의 제조 방법.
  47. 복수의 화소로 구성되고,
    각 화소는 복수의 냉음극 전계 방출 소자와, 복수의 냉음극 전계 방출 소자에 대향하도록 기판 상에 형성된 애노드 전극 및 형광체층으로 구성되고,
    각 냉음극 전계 방출 소자는;
    (A) 지지체 상에 형성된 캐소드 전극,
    (B) 지지체 및 캐소드 전극 상에 형성된 절연층,
    (C) 절연층 상에 형성된 게이트 전극,
    (D) 게이트 전극과 절연층을 관통하는 개구부, 및
    (E) 개구부의 바닥부에 위치하고, 선단부가 원뿔형인 결정질의 도전 재료로 이루어지는 전자 방출부
    를 구비하는 냉음극 전계 방출 표시 장치로서,
    전자 방출부의 선단부는 캐소드 전극에 대하여 대략 수직의 결정입계를 가지는 냉음극 전계 방출 표시 장치.
  48. 복수의 화소로 구성되고,
    각 화소는 복수의 냉음극 전계 방출 소자와, 복수의 냉음극 전계 방출 소자에 대향하도록 기판 상에 형성된 애노드 전극 및 형광체층으로 구성되고,
    각 냉음극 전계 방출 소자는;
    (A) 지지체 상에 형성된 캐소드 전극,
    (B) 지지체 및 캐소드 전극 상에 형성된 절연층,
    (C) 절연층 상에 형성된 게이트 전극,
    (D) 게이트 전극과 절연층을 관통하는 개구부, 및
    (E) 개구부의 바닥부에 위치하고, 선단부가 원뿔형인 전자 방출부
    를 구비하는 냉음극 전계 방출 표시 장치로서,
    캐소드 전극의 표면을 기준으로 한 개구부의 벽면의 경사각을 θw, 캐소드 전극의 표면을 기준으로 한 선단부의 사면의 경사각을 θe로 한 경우, θw<θe<90°의 관계를 만족시키는 냉음극 전계 방출 표시 장치.
  49. 복수의 화소로 구성되고,
    각 화소는 복수의 냉음극 전계 방출 소자와, 복수의 냉음극 전계 방출 소자에 대향하도록 기판 상에 형성된 애노드 전극 및 형광체층으로 구성되고,
    각 냉음극 전계 방출 소자는;
    (A) 지지체 상에 형성된 캐소드 전극,
    (B) 지지체 및 캐소드 전극 상에 형성된 절연층,
    (C) 절연층 상에 형성된 게이트 전극,
    (D) 게이트 전극과 절연층을 관통하는 개구부, 및
    (E) 개구부의 바닥부에 위치하는 전자 방출부
    를 구비하는 냉음극 전계 방출 표시 장치로서,
    전자 방출부는 기부와, 기부 상에 형성된 원뿔형의 첨예부로 이루어지는 냉음극 전계 방출 표시 장치.


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