KR20000045861A - 반도체소자의 비트라인 형성방법 - Google Patents

반도체소자의 비트라인 형성방법 Download PDF

Info

Publication number
KR20000045861A
KR20000045861A KR1019980062457A KR19980062457A KR20000045861A KR 20000045861 A KR20000045861 A KR 20000045861A KR 1019980062457 A KR1019980062457 A KR 1019980062457A KR 19980062457 A KR19980062457 A KR 19980062457A KR 20000045861 A KR20000045861 A KR 20000045861A
Authority
KR
South Korea
Prior art keywords
layer
contact
cobalt
bit line
titanium
Prior art date
Application number
KR1019980062457A
Other languages
English (en)
Other versions
KR100564417B1 (ko
Inventor
정성희
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980062457A priority Critical patent/KR100564417B1/ko
Publication of KR20000045861A publication Critical patent/KR20000045861A/ko
Application granted granted Critical
Publication of KR100564417B1 publication Critical patent/KR100564417B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체기판 상에 필드산화막 및 워드라인을 형성한 후 층간절연막을 적층하고 감광막으로 식각하여 콘택을 형성하는 단계와; 상기 단계 후 콘택에 코발트층과 티타늄층을 순차적으로 적층하는 단계와; 상기 결과물을 어닐링하여 정션영역에 코발트실리사이드층을 형성하고, 상기 코발트층과 티타늄층사이에 코발트티타늄층을 형성하며, 티타늄층을 티타늄나이트라이드층으로 전환시키도록 하는 단계와; 상기 티타늄나이트라이드층의 콘택내부에 텅스텐층을 적층하여 비트라인을 형성하는 단계를 포함한 반도체소자의 비트라인 형성방법인 바, 콘택내부에 코발트층/티타늄층을 순차적으로 적층하여 RTP공정 혹은 확산로(Furnace)에서 질소가스 분위기에서 어닐링공정을 진행하여 정션에 코발트실리사이드층을 형성하므로 콘택내에 텅스텐층을 적층한 후 콘택저항이 저하하여 소자의 구동성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Description

반도체소자의 비트라인 형성방법
본 발명은 비트라인(Bit Line)을 형성하는 방법에 관한 것으로서, 특히, 콘택내부에 코발트층/티타늄층을 순차적으로 적층하여 RTP공정 혹은 확산로에서 질소가스 분위기에서 어닐링공정을 진행하여 정션에 코발트실리사이드층을 형성하므로 콘택내에 텅스텐층을 적층한 후 콘택저항이 저하하여 소자의 구동성을 향상시키도록 하는 반도체소자의 비트라인 형성방법에 관한 것이다.
일반적으로, 소자의 고집적화에 따라 낮은 저항성이 요구되는 비트라인물질(Bit Line Material)은 도핑된 폴리실리콘층(Doped Poly)에서 텅스텐실리사이드층(WSix)으로 변화하고, 다시 텅스텐으로 바뀌는 양상으로 발전하여 왔다.
최근에는 GIGA급 소자에서는 텅스텐비트라인의 사용이 필수적이며, 일반적으로 텅스텐 비트라인공정은 Ti/TiN층을 베리어 메탈(Barrier Metal)로 사용하며, Ti층은 산화막 및 실리콘층과의 점착(Adhesion) 향상을 위하여 주로 사용하였으며, TiN층은 콘택에 몰입되는 텅스텐층의 핵입자층(Nucleation Layer)으로 사용된다.
그런데, 상기한 바와 같이, 베리어 메탈층으로서, Ti/TiN층에서 특히, Ti층에 많은 문제를 노출하고 있으며, 특히, 비트라이형성 후 후속공정으로 진행하는 어닐링공정에서 정션의 실리콘층과 반응하여 티타늄실리사이드층(TiSi2)을 형성하며, 이때, 얇게 형성되는 티타늄실리사이드층은 덩어리지는 현상(Aggolomeration)현상이 발생되어 높은 콘택저항(Contact Resistance)을 유발하는 문제점을 유발하였다.
또한, 상기 Ti층은 정션 도펀트(Dophant)인 B 및 As와 반응성이 높아서 정션 도펀트의 특성을 변화시키는 단점을 지니고 있었다.
본 발명의 목적은 워드라인을 형성한 후 적층된 층간절연층을 식각하여 콘택을 형성하여 이 콘택내부에 코발트층/티타늄층을 순차적으로 적층하여 RTP공정 혹은 확산로에서 질소가스 분위기에서 어닐링공정을 진행하여 정션에 코발트실리사이드층을 형성하므로 콘택내에 텅스텐층을 적층한 후 콘택저항이 저하하여 소자의 구동성을 향상시키도록 하는 것이 목적이다.
도 1 내지 도 5는 본 발명의 비트라인 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 필드산화막
30 : 워드라인 40 : 중간절연층
50 : 감광막 55 : 콘택부위
60 : 층간절연층 65 : 콘택
70 : 코발트층 80 : 티타늄층
80' : 티타늄나이트라이드층
90 : 코발트실리사이드층 100 : 코발트티타늄층
이러한 목적은 반도체기판 상에 필드산화막 및 워드라인을 형성한 후 층간절연막을 적층하고 감광막으로 식각하여 콘택을 형성하는 단계와; 상기 단계 후 콘택내에 코발트층(Co Layer)과 티타늄층(Ti Layer)을 순차적으로 적층하는 단계와; 상기 결과물을 어닐링(Annealing)하여 정션영역에 코발트실리사이드층(CoSi2)을 형성하고, 상기 코발트층과 티타늄층 사이에 코발트티타늄층(Co-Ti Layer)을 형성하며, 티타늄층을 티타늄나이트라이드층(TiN Layer)으로 전환시키도록 하는 단계와; 상기 티타늄나이트라이드층의 콘택내부에 텅스텐층(W Layer)을 적층하여 비트라인을 형성하는 단계를 포함한 반도체소자의 비트라인 형성방법을 제공함으로써 달성된다. 그리고, 상기 코발트층과 티타늄층은 400℃이하의 증착온도와 20mtorr이하의 압력에서 스퍼터링에 의하여 증착하도록 한다.
또한, 상기 어닐링공정은 질소(N2)가스 분위기에서 급속열처리공정(RTP; Rapid Thermal Process)으로 진행하도록 하고, 이 급속열처리공정은 700 ∼ 1000℃의 온도범위와 10slm의 질소유량을 갖으며, 60초 이하의 시간동안 진행하도록 한다.
그리고, 상기 텅스텐층은 화학기상증착법(CVD; Chemical Vapor Deposition)으로 증착하도록 하고, WF6+ H2혼합가스를 이용하여 600℃이하의 증착온도와, 10Torr이하의 압력에서 공정을 수행하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 5는 본 발명의 비트라인 형성방법을 순차적으로 보인 도면이다.
도 1 및 도 2는 반도체기판(10) 상에 필드산화막(20) 및 워드라인(30)을 형성한 후 층간절연막(40)을 적층하고 감광막(50)으로 식각하여 콘택(Contact)을 형성하도록 한다.
도 3은 상기 단계 후 콘택(65)내에 코발트층(70)과 티타늄층(80)을 순차적으로 적층하는 상태를 도시하고 있다.
이때, 상기 코발트층(70)과 티타늄층(80)은 400℃이하의 증착온도와 20mtorr이하의 압력에서 스퍼터링(Sputtering)에 의하여 증착하도록 한다.
도 4는 상기 결과물을 어닐링하여 정션영역에 코발트실리사이드층(90)을 형성하고, 상기 코발트층(70)과 티타늄층(80)사이에 코발트티타늄층(100)을 형성하며, 티타늄층(80)을 티타늄나이트라이드층(80')으로 전환시키도록 하는 상태를 도시하고 있다.
상기 어닐링공정은 질소가스 분위기에서 급속열처리공정으로 진행하도록 하고, 상기 급속열처리공정은 700 ∼ 1000℃의 온도범위와 10slm의 질소유량을 갖으며, 60초 이하의 시간동안 진행하도록 한다.
도 5는 상기 티타늄나이트라이드층(80')의 콘택 내부에 텅스텐층(110)을 적층하여 비트라인(120)을 형성하는 상태를 도시하고 있으며, 이 티타늄나이트라이드층(80')은 비트라인(120)으로 사용되는 텅스텐층(110)을 부착시키는 핵입자층(Nucelation Layer)으로서의 역할을 하게 되므로 이에 적층되는 텅스텐층(110)이 용이하게 부착되어지게 된다.
한편, 상기 텅스텐층(110)은 화학기상증착법(Chemical Vapor Deposition)으로 증착하도록 하고, WF6+ H2혼합가스를 이용하여 600℃이하의 증착온도와, 10Torr이하의 압력에서 공정을 수행하도록 한다.
상기한 바와 같이, 본 발명에 따른 비트라인 형성방법을 이용하게 되면, 워드라인을 형성한 후 적층된 층간절연층을 식각하여 콘택을 형성하여 이 콘택내부에 코발트층/티타늄층을 순차적으로 적층하여 RTP공정 혹은 확산로(Furnace)에서 질소가스 분위기에서 어닐링공정을 진행하여 정션에 코발트실리사이드층을 형성하므로 콘택내에 텅스텐층을 적층한 후 콘택저항이 저하하여 소자의 구동성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
즉, 코발트층의 코발트실리사이드층의 전환비율은 티타늄층의 전환비율에 비하여 3배 내지 4배정도 높기 때문에 낮은 비트라인/정션 콘택저항을 저하시킬 수 있게 된다.

Claims (5)

  1. 반도체기판 상에 필드산화막 및 워드라인을 형성한 후 층간절연막을 적층하고 감광막으로 식각하여 콘택을 형성하는 단계와;
    상기 단계 후 콘택내에 코발트층과 티타늄층을 순차적으로 적층하는 단계와;
    상기 결과물을 어닐링하여 정션영역에 코발트실리사이드층을 형성하고, 상기 코발트층과 티타늄층 사이에 코발트티타늄층을 형성하며, 티타늄층을 티타늄나이트라이드층으로 전환시키도록 하는 단계와;
    상기 티타늄나이트라이드층의 콘택내부에 텅스텐층을 적층하여 비트라인을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
  2. 제 1 항에 있어서, 상기 코발트층과 티타늄층은 400℃이하의 증착온도와 20mtorr이하의 압력에서 스퍼터링에 의하여 증착되는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
  3. 제 1 항에 있어서, 상기 어닐링공정은 질소가스 분위기에서 급속열처리공정으로 진행하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
  4. 제 2 항에 있어서, 상기 급속열처리공정은 700 ∼ 1000℃의 온도범위와 10slm의 질소유량을 갖으며, 60초 이하의 시간동안 진행하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
  5. 제 1 항에 있어서, 상기 텅스텐층은 화학기상증착법으로 증착하도록 하고, WF6+ H2혼합가스를 이용하여 600℃이하의 증착온도와, 10Torr이하의 압력에서 공정을 수행하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
KR1019980062457A 1998-12-30 1998-12-30 반도체소자의 비트라인 형성방법 KR100564417B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980062457A KR100564417B1 (ko) 1998-12-30 1998-12-30 반도체소자의 비트라인 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980062457A KR100564417B1 (ko) 1998-12-30 1998-12-30 반도체소자의 비트라인 형성방법

Publications (2)

Publication Number Publication Date
KR20000045861A true KR20000045861A (ko) 2000-07-25
KR100564417B1 KR100564417B1 (ko) 2006-06-07

Family

ID=19569120

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980062457A KR100564417B1 (ko) 1998-12-30 1998-12-30 반도체소자의 비트라인 형성방법

Country Status (1)

Country Link
KR (1) KR100564417B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400769B1 (ko) * 2000-12-29 2003-10-08 주식회사 하이닉스반도체 반도체 소자의 확산 방지막 형성 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047367A (en) * 1990-06-08 1991-09-10 Intel Corporation Process for formation of a self aligned titanium nitride/cobalt silicide bilayer
US20020033533A1 (en) * 1994-11-14 2002-03-21 Marvin Liao Interconnect structure for use in an integrated circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400769B1 (ko) * 2000-12-29 2003-10-08 주식회사 하이닉스반도체 반도체 소자의 확산 방지막 형성 방법

Also Published As

Publication number Publication date
KR100564417B1 (ko) 2006-06-07

Similar Documents

Publication Publication Date Title
US5525543A (en) Method of making a semiconductor device using a titanium-rich silicide film
CN101154576A (zh) 形成具有低电阻的钨多金属栅极的方法
KR100407684B1 (ko) 반도체 소자의 제조 방법
US6514841B2 (en) Method for manufacturing gate structure for use in semiconductor device
US6432805B1 (en) Co-deposition of nitrogen and metal for metal silicide formation
KR20050031676A (ko) 실리사이드 박막을 갖는 반도체 소자 및 그 제조 방법
JPH10284717A (ja) 半導体デバイスの製造方法
US6399467B1 (en) Method of salicide formation
JP3208599B2 (ja) 接続孔埋め込み形成方法
KR100564417B1 (ko) 반도체소자의 비트라인 형성방법
KR100631937B1 (ko) 텅스텐 게이트 형성방법
KR0174878B1 (ko) 확산 장벽층 형성방법
US6387767B1 (en) Nitrogen-rich silicon nitride sidewall spacer deposition
WO2000022659A1 (en) Method of forming cobalt-disilicide contacts using a cobalt-carbon alloy thin film
US6372673B1 (en) Silicon-starved nitride spacer deposition
KR100327588B1 (ko) 반도체 소자의 텅스텐 게이트 전극 형성방법
KR19990006062A (ko) 반도체 소자의 비트라인 및 그 제조방법
JPS63272049A (ja) 半導体装置の製造方法
KR20040001861A (ko) 금속게이트전극 및 그 제조 방법
KR100920038B1 (ko) 반도체 소자의 게이트 및 그의 형성방법
KR100266871B1 (ko) 반도체 소자의 베리어 금속층 형성 방법
KR100515076B1 (ko) 반도체 소자의 확산방지막 형성 방법
JP3451634B2 (ja) 金属材料堆積方法
KR19980060867A (ko) 반도체 소자의 제조방법
KR20030002725A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee