KR20000043852A - 전계방출표시소자의 필드 에미터 어레이 및 전계방출표시소자의형성방법 - Google Patents

Abstract

본 발명은 전계방출표시소자 ( field emission display; 이하 FED 라 함 ) 의 필드 에미터 어레이 ( field emitter arrays, 이하에서 FEA 라 함 ) 및 전계방출표시소자의 형성방법에 관한 것으로, 게이트홀로 예정된 부분을 포함하는 캐소드홀이 구비된 캐소드전극을 형성하고 그 상부에 저항층을 형성함으로써 과도전류를 균일하게 제어하여 전계방출표시소자의 안정성을 향상시킬 수 있는 기술이다.

Description

전계방출표시소자의 필드 에미터 어레이 및 전계방출표시소자의 형성방법

본 발명은 전계방출표시소자 ( field emission display; 이하 FED 라 칭함 ) 의 필드 에미터 어레이 및 전계방출표시소자의 형성방법에 관한 것으로, 특히 게이트홀의 하부에 캐소드전극을 형성하지 않고 전체표면에 저항층을 형성함으로써 소자의 구동시 각각의 전류방출 팁에 걸리는 저항값을 일정하게 하여 소자의 전게방출 전류를 이용하고 그에 따른 소자의 특성을 안정화시킬 수 있는 기술에 관한 것이다.

일반적으로 박막형 전계방출표시소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 수십 볼트 정도의 전압을 인가함으로써 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 캐소드와, 상기 캐소드의 양측에 정렬되어 있는 게이트와 상기 게이트와 일정간격 이격되어 있는 애노드로 구성되어 각각이 CRT의 캐소드, 게이트 및 애노드와 대응된다.

상기의 FED는 애노드에 전압, 예를들어 500∼10㎸ 정도의 전압이 인가되어 캐소드의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

그러나, 많은 금속 팁들을 모두 균일하게 형성하기가 어렵기 때문에 전계방출소자의 구동시 많은 과도전류가 발생되게 된다.

이를 해결하기 위하여 종래기술에서는 상기 캐소드전극에 외부저항을 달아서 과도전류를 제어하였다. 그러나, 이는 표시소자의 부피를 증가시키는 단점이 있다.

최근에는 캐소드전극 표면에 저항층을 형성하여 과도전류를 제어할 수 있도록 하는 연구가 진행중에 있다.

도 1 및 도 2 는 네개의 서브픽셀 ( sub pixel ) 로 이루어진 단위 픽셀 ( pixel ) 을 종래기술에 따른 전계방출표시소자의 필드 에미터 어레이의 평면도 및 단면도로 도시한 것으로서, "A New Structure of Emitter Arrays", Shigeo Itoh*, Takahiro Niiyama, Masateru Taniguchi, Teruo Watanabe, Research & Development Center Futaba Corporation, 1080 Yabutsuka, Chose, Chiba 299-43, JAPAN. 에서 인용한 것이며, 메쉬형 ( mesh type ) 을 도시한다.

먼저, 유리기판(100) 상부에 캐소드전극(11)을 형성한다. 이때, 상기 캐소드전극(11)은 전계방출 팁이 형성될 영역 또는 게이트홀에 의하여 노출될 영역과 일정거리 유지하며 형성된다.

그리고, 전체표면상부에 저항층(13)을 형성한다. 이때, 상기 저항층(13)은 상기 캐소드전극(11)을 완전히 도포할 수 있도록 형성한다.

그리고, 상기 저항층(13) 상부에 게이트절연막(15)을 형성하고 그 상부에 게이트전극(17)을 형성한다. 그리고, 상기 게이트홀를 형성할 수 있는 마스크를 이용하여 상기 게이트전극(17)과 게이트절연막(15)을 식각해 패터닝함으로써 게이트홀(21)을 형성한다.

후속공정으로, 상기 게이트홀(21) 저부의 저항층(13) 상부에 전계방출 팁(190을 형성한다.

이때, 상기 전계방출 팁(19)은 상기 캐소드전극(11)이 형성되지 않은 부분의 저항층(13) 상부에 형성되고, 상기 전계방출 팁(13)에 흐르는 전계방출 전류는 상기 캐소드전극(11) 사이의 저항층(13) 저항값에 따라 다르게 된다. 예를들면, 상기 캐소드전극(11)에 가까운 위치의 저항층(13)은 R₀의 저항값을 갖고 상기 캐소드전극(11)에 멀리 있는 위치의 저항층(13)은 R₁의 저항값을 가지게 된다. 따라서, 캐소드전극에 가까운 부분과 멀리있는 부분의 저항값 크기 차이에 따라 과도전류를 제어하는 능력에 차이가 유발되고 그에 따른 전계방출 팁의 방출전류가 다르게 된다.

도 3 은 상기한 종래기술의 적용시 소자의 전류-전압 ( I-V ) 특성 곡선에 저항값을 도시한 그래프도로서, 저항값 R₀과 R₁를 각각 갖는 두개의 직선이 도시된 것이다.

상기한 바와같이 종래기술에 따른 전계방출표시소자의 필드 에미터 어레이는, 과도전류를 제어하기 위한 저항층이 캐소드전극에 가까운 부분과 멀리 있는 부분이 다른 저항값을 가지게 되어 균일하게 제어할 수 없게 되고 그에 따른 전계방출 전류가 다르게 되어 소자의 특성이 열화되는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 게이트홀로 인하여 전계방출 팁이 노출되는 부분의 유리기판을 노출시키는 캐소드홀이 구비된 캐소드전극을 형성하고 그 상부에 저항층을 형성하여 전계방출표시소자의 구동시 과도전류를 균일하게 제어할 수 있도록 하는 전계방출표시소자의 필드 에미터 어레이 및 전계방출표시소자의 형성방법을 제공하는데 그 목적이 있다.

도 1 및 도 2 는 종래기술에 따른 전계방출표시소자의 필드 에미터 어레이의 평면도 및 단면도.

도 3 은 종래기술에 따른 전계방출표시소자의 전류-전압 특성을 도시한 그래프도로서, 저항변화를 도시함.

도 4 및 도 5 는 본 발명의 실시예에 따른 전계방출표시소자의 필드 에미터 어레이의 평면도 및 단면도.

도 6 은 본 발명에 따른 전계방출표시소자의 전류-전압 특성을 도시한 그래프도로서, 저항변화를 도시함.

〈도면의 주요 부분에 대한 부호의 설명〉

11,31 : 캐소드전극 13,33 : 저항층

15,35 : 게이트절연막 17,37 : 게이트전극

19,39 : 전계방출 팁 21 : 게이트홀

41 : 캐소드홀 100,200 : 유리기판

상기와 같은 목적을 달성하기 위해 본 발명에 따른 전계방출표시소자의 필드 에미터 어레이는, 캐소드전극과 전계방출 팁 사이의 과도전류를 균일하게 제어할 수 있는 전계방출표시소자의 필드 에미터 어레이에 있어서,

유리기판 상에 캐소드전극이 구비되되, 게이트홀로 예정된 부분을 포함하는 캐소드홀과,

상기 캐소드전극과 유리기판 상부에 구비되는 저항층과,

상기 저항층 상에 게이트홀이 구비된 게이트절연막/게이트전극 적층구조와,

상기 게이트홀 내부의 저항층 상에 구비되는 전계방출 팁을 포함하는 특징으로한다.

또한, 상기와 같은 목적을 달성하기 위해 본 발명에 따른 전계방출표시소자의 형성방법은,

유리기판 상부에 캐소드전극을 형성하되, 후속공정으로 형성될 게이트홀의 영역이 포함된 캐소드홀이 구비되는 공정과,

전체표면상부에 저항층을 형성하는 공정과,

상기 저항층 상부에 게이트절연막과 게이트전극용 금속박막을 형성하는 공정과,

상기 게이트전극용 금속박막과 게이트절연막을 식각하여 저부에 저항층이 구비되는 게이트홀을 형성하는 공정과,

상기 게이트홀 저부의 저항층 상에 전계방출 팁을 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 4 및 도 5 는 하나의 서브픽셀을 예로하여 본 발명에 따른 전계방출표시소자의 필드 에미터 어레이의 평면도 및 단면도로 도시한 것이다. 이때, 도 5 는 도 4 의 ⓑ-ⓑ 절단면을 따라 형성된 전계방출표시소자의 FEA 를 도시한다.

먼저, 유리기판(100) 상부에 캐소드전극(31)을 형성한다. 이때, 상기 캐소드전극(31)은 판넬형태로 형성되어 게이트홀로 예정된 부분을 포함하는 캐소드홀(41)을 전표면에 형성된다. 여기서, 상기 캐소드홀(41)은 캐소드홀(41)을 형성할 수 있는 별도의 마스크를 이용한 사진식각공정으로 3 ∼ 10 ㎛ 정도의 직경으로 형성된다.

그리고, 그 상부에 저항층(33)을 형성한다. 이때, 상기 저항층(33)은 상기 캐소드전극(31)으로 부터 후속공정으로 형성될 전계방출 팁으로 흐르는 과도전류를 제어하기 위한 층이다.

그 다음에, 전체표면상부에 게이트절연막(35)과 금속박막을 증착하고 이를 게이트전극 마스크를 이용하여 식각함으로써 상기 저항층(33)을 노출시키는 게이트홀(39)을 형성한다. 이때, 상기 게이트홀(39)은 상기 캐소드홀(41)의 중앙부 상측을 형성된다.

도 3 은 상기한 본 발명의 적용시 소자의 전류-전압 ( I-V ) 특성 곡선에 저항값을 도시한 그래프도로서, 저항값 R₀를 갖는 하나의 직선이 도시되어 상기 하나의 서브픽셀에 형성된 네개의 전계방출 팁 ⓦ,ⓧ,ⓨ,ⓩ 에 적용하여 상기 네개의 전계방출 팁 ⓦ,ⓧ,ⓨ,ⓩ 의 걸리는 저항값이 일정함을 도시한다.

이상에서 설명한 바와 같이 본 발명에 따른 전계방출표시소자의 필드 에미터 어레이 및 전계방출표시소자의 형성방법은, 후속공정으로 형성될 게이트홀의 영역을 포함하는 캐소드홀이 구비된 캐소드전극을 형성하고 그 상부에 저항층을 형성한 다음, 후속공정으로 게이트전극과 전계방출 팁을 형성함으로써 전계방출표시소자의 구동시 과도전류을 균일하게 제어할 수 있도록 하여 소자의 안정성을 향상시킬 수 있는 효과가 있다.

Claims (4)

1. 캐소드전극과 전계방출 팁 사이의 과도전류를 균일하게 제어할 수 있는 전계방출표시소자의 필드 에미터 어레이에 있어서,

   유리기판 상에 캐소드전극이 구비되되, 게이트홀로 예정된 부분을 포함하는 캐소드홀과,

   상기 캐소드전극과 유리기판 상부에 구비되는 저항층과,

   상기 저항층 상에 게이트홀이 구비된 게이트절연막 및 게이트전극 적층구조와,

   상기 게이트홀 내부의 저항층 상에 구비되는 전계방출 팁을 포함하는 전계방출표시소자의 필드 에미터 어레이.
2. 제 1 항에 있어서,

   상기 캐소드홀은 3 ∼ 10 ㎛ 정도의 직경으로 구비되는 것을 특징으로하는 전계방출표시소자의 필드 에미터 어레이.
3. 유리기판 상부에 캐소드전극을 형성하되, 후속공정으로 형성될 게이트홀의 영역이 포함된 캐소드홀이 구비되는 공정과,

   전체표면상부에 저항층을 형성하는 공정과,

   상기 저항층 상부에 게이트절연막과 게이트전극용 금속박막을 형성하는 공정과,

   상기 게이트전극용 금속박막과 게이트절연막을 식각하여 저부에 저항층이 구비되는 게이트홀을 형성하는 공정과,

   상기 게이트홀 저부의 저항층 상에 전계방출 팁을 형성하는 공정을 포함하는 전계방출표시소자의 형성방법.
4. 제 3 항에 있어서,

   상기 캐소드홀은 사진식각공정을 이용하여 상기 게이트홀을 포함하는 3 ∼ 10 ㎛ 크기로 형성하는 것을 전계방출표시소자의 형성방법.