KR20000043850A - 전계방출표시소자 및 그 형성방법 - Google Patents

Abstract

본 발명은 전계방출표시소자 및 그 형성방법에 관한 것으로, 전계방출표시소자의 캐소드전극이 형성되는 일측 유리기판에 캐소드전극으로 부터 금속 팁으로의 과도전류를 제어할 수 있는 저항층이 구비되는 전계방출표시소자에 있어서, 유리기판과 캐소드전극 계면에 완충층이 구비되고, 상기 캐소드전극과 캐소드팁 사이에 단차피복비가 우수한 저항층이 구비되는 전계방출표시소자를 형성함으로써 저항층의 균일성을 향상시키고, 캐소드팁 픽셀이 존재하는 면적의 절연막에 제1저항층의 수와 크기에 따라서 저항을 조절할 수 있으며, 제1저항층을 화학기상증착 방법으로 형성하여 소자의 대면적화를 용이하게 함으로써 전계방출표시소자의 특성 및 신뢰성을 향상시키고 그에 따른 전계방출표시소자의 대면적화를 가능하게 하는 기술이다.

Description

전계방출표시소자 및 그 형성방법

본 발명은 전계방출표시소자 ( field emission display; 이하 FED 라 칭함 ) 및 그 형성방법에 관한 것으로, 특히 전계방출표시소자의 동작시 캐소드전극으로 부터 방출되는 과도전류를 완화시키기 위하여 캐소드전극과 금속 팁 사이에 저항층을 형성함으로써 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

일반적으로 박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 수십 볼트 정도의 전압을 인가함으로써 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 캐소드와, 상기 캐소드의 양측에 정렬되어 있는 게이트와 상기 게이트와 일정간격 이격되어 있는 애노드로 구성되어 각각이 CRT의 캐소드, 게이트 및 애노드와 대응된다.

상기의 FED는 애노드에 전압, 예를들어 500∼10㎸ 정도의 전압이 인가되어 캐소드의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

그러나, 많은 금속 팁들을 모두 균일하게 형성하기가 어렵기 때문에 전계방출표시소자의 구동시 많은 과도전류가 발생되게 된다.

이를 해결하기 위하여 종래기술에서는 상기 캐소드전극에 외부저항을 달아서 과도전류를 제어하였다. 그러나, 이는 표시소자의 부피를 증가시키는 단점이 있다.

최근에는 캐소드전극 표면에 저항층을 형성하여 과도전류를 제어할 수 있도록 하는 연구가 진행중에 있다.

도 1 은 종래기술에 따른 전계방출표시소자를 도시한 단면도이다. ( Borel et al. 미국특허등록번호 제 4,940,916 호, 1990. 6. )

먼저, 유리기판(11) 상부에 캐소드전극(13)을 형성하고 상기 캐소드전극(13) 표면에 저항층(15)을 형성한다.

그리고, 전체표면상부에 게이트절연막(17)과 게이트금속(19)을 각각 소정두께로 형성한 다음, 게이트전극 마스크를 이용한 식각공정으로 상기 게이트금속(19)과 게이트절연막(17)을 식각하여 상기 저항층(15)을 노출시키는 게이트홀을 형성한다.

여기서, 상기 캐소드전극(13)과 게이트전극(19)은 수직으로 교차하여 형성되도록 형성한다.

그리고, 상기 저항층(15)은 캐소드전극(13)으로 부터 캐소드팁(21)의 과도전류를 제어하는 역할을 하며, 상기 저항층(15)의 비저항은 1×10⁴Ω㎝ ∼ 10×10⁴Ω㎝ 정도의 저항을 필요로 한다. 그리고, 상기 저항층(15)의 저항 변화는 박막의 두께로 조절하여 변화시킬 수 있다.

그 다음에, 상기 게이트홀의 내부에 수직증착방법을 이용하여 캐소드팁(21)을 형성한다.

상기한 바와같이 종래기술에 따른 전계방출표시소자 및 그 형성방법에서, 과도전류를 제어하기 위한 저항층(15)의 두께를 두껍게 형성하는 경우 그 상부에 형성되는 절연막의 단차피복비(step coverage)를 저하시킴으로써 그 막질을 저하시키고 픽셀간의 균일성을 저하시킬 수 있어 전계방출표시소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 캐소드전극과 금속 팁 사이에 저항층을 갖는 격벽을 형성하여 픽셀간의 균일성을 향상시키고 금속 팁이 균일한 저항이 걸리도록 하여 과도전류를 제어함으로써 전계방출표시소자의 특성 및 신뢰성을 향상시킬 수 있는 전계방출표시소자 및 그 형성방법을 제공하는데 그 목적이 있다.

도 1 는 종래의 기술에 따른 전계방출표시소자를 도시한 단면도.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 전계방출표시소자의 형성공정을 도시한 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

11,41 : 유리기판 13,45 : 캐소드전극

15 : 저항층 17,53 : 게이트절연막

19,55 : 게이트 전극 21,57 : 캐소드팁

43 : 완충층 47 : 격벽

49 : 제1저항층 51 : 제2저항층

상기와 같은 목적을 달성하기 위해 본 발명에 따른 전계방출표시소자는,

유리기판 상부에 구비되는 완충층과,

상기 완충층 상부에 구비되는 캐소드전극과,

상기 캐소드 금속 상부에 다수의 콘택홀에 매립된 제 1저항층이 구비되는 절연막과,

상기 절연막 상부의 전체표면에 구비되는 제 2저항층과,

상기 제 2저항층 상부에 게이트 홀이 구비된 게이트 절연막과,

상기 게이트 절연막 상부에 구비된 게이트 전극과,

상기 게이트 홀 내부에 구비되는 캐소드 팁으로 이루어 지는 것을 특징으로 한다.

상기와 같은 목적을 달성하기 위해 본 발명에 따른 전계방출표시소자의 형성방법은,

전계방출표시소자의 캐소드전극이 형성되는 일측 유리기판에 캐소드전극으로 부터 금속 팁으로의 과도전류를 제어할 수 있는 저항층이 구비되는 전계방출표시소자의 형성방법에 있어서,

상기 유리기판 상부에 완충층을 형성하는 공정과,

상기 완충층 상부에 캐소드전극을 형성하는 공정과,

상기 캐소드전극 상부에 다수의 콘택홀이 제1저항층으로 매립된 절연막을 형성하는 공정과,

상기 절연막 상부에 제2저항층을 형성하여 상기 캐소드전극과 제2저항층을 제1저항층으로 접속시키는 공정과,

상기 제2저항층 상부에 게이트 홀이 형성된 게이트절연막과 게이트전극의 적층구조를 형성하는 공정과,

상기 게이트 홀에 금속 팁을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 전계방출표시소자 및 그 형성방법을 도시한 단면도이다.

먼저, 유리기판(41) 상부에 완충층(43)을 형성한다. 이때, 상기 완충층(43)은 유기기판(41)의 불순물이 캐소드전극으로 확산되는 현상을 방지하기 위한 것으로서, 1000 ∼ 5000 Å 의 두께를 갖는 질화막이나 산화막으로 형성한다.

그리고, 상기 완충층(43) 상부에 캐소드전극(45)을 형성한다.

그리고, 상기 캐소드전극(45) 상부에 실리콘산화막(47)을 증착하고 이를 패터닝하여 다수의 콘택홀(100)을 형성한다.

이때, 상기 콘택홀(100)은 제1저항층이 형성될 부분으로서, 후속공정으로 형성되는 캐소드팁 픽셀에 걸리는 저항을 조절하기 위하여 픽셀 하부의 콘택홀(100) 숫자, 넓이 또는 깊이를 변화시켜 형성하고 이를 제1저항층으로 매립함으로써 캐소드팁에 걸리는 저항을 균일하게 할 수 있도록 한다. (도 2a)

그 다음에, 상기 콘택홀(100)을 매립하는 제1저항층(49)을 전체표면상부에 화학기상증착방법으로 형성한다. 이때, 상기 제1저항층(49)은 실리콘, 실리콘/크롬 접합층, ITO 또는 탄탈륨질화막 등을 사용하여 형성하며, 상기 제1저항층(49)의 면저항 ( sheet resistance ) 은 10⁷∼ 10⁹Ω/□ 를 요구한다. (도 2b)

그리고, 상기 제1저항층(49)을 평탄화식각하여 상기 콘택홀(100)을 매립하는 제1저항층(49)을 화학기계연막 ( chemical mechanical polishing, 이하에서 CMP 라 함 ) 방법으로 형성한다.

그리고, 상기 제1저항층(49)을 갖는 실리콘산화막(47) 상부에 제2저항층(51)인 금속박막을 스퍼터링 방법 ( sputtering ) 으로 1000Å ∼2000Å정도로 형성하여 상기 캐소드전극(45) 상부에 상기 제1저항층(49)을 갖는 실리콘산화막(47)과 제2저항층(51)의 적층구조로 형성된 저항층은 후속공정으로 형성되는 캐소드팁과 캐소드전극(45) 사이에 형성하게 된다. (도 2c) 그러므로, 캐소드 전극을 통하여 인가되는 전류가 제 2저항층(51)을 통하여 모든 픽셀에 일정항 저항이 형성될 수 있게 된다. 또한, 제 2 저항층(51)의 물질은 Cr, Mo, Ni, Nb등 어느 금속물질을 사용하여도 무방하다.

그 다음에, 전체표면상부에 게이트절연막(53)과 게이트전극 물질을 각각 일정두께 형성하고, 게이트전극 마스크를 이용한 식각공정으로 상기 게이트전극 물질과 게이트절연막(53)을 식각함으로써 게이트 홀을 형성하는 동시에 게이트전극(55)을 형성한다.

그리고, 수직증착방법을 이용하여 상기 게이트 홀 내부의 제2저항층(51) 상부에 캐소드팁(57)을 형성한다. (도 2d)

이상에서 설명한 바와 같이 본 발명에 따른 전계방출표시소자 및 그 제조방법은, 다수이 홀을 매립하는 제1저항층이 구비된 절연막과 그 상부에 형성된 제2저항층의 구조로 저항층을 형성함으로써 후속공정으로 형성되는 박막의 단차피복비를 향상시켜 저항층의 균일성을 향상시키고, 캐소드팁 픽셀이 존재하는 면적의 절연막에 제1저항층의 수와 크기에 따라서 저항을 조절할 수 있으며, 제1저항층을 CVD 방법으로 형성하여 소자의 대면적화를 용이하게 함으로써 전계방출표시소자의 특성 및 신뢰성을 향상시키고 그에 따른 전계방출표시소자의 대면적화를 가능하게 하는 효과가 있다.

Claims (14)

1. 전계방출표시소자에 있어서,

   유리기판 상부에 구비되는 완충층과,

   상기 완충층 상부에 구비되는 캐소드전극과,

   상기 캐소드 금속 상부에 다수의 콘택홀에 매립된 제 1저항층이 구비되는 절연막과,

   상기 절연막 상부의 전체표면에 구비되는 제 2저항층과,

   상기 제 2저항층 상부에 게이트 홀이 구비된 게이트 절연막과,

   상기 게이트 절연막 상부에 구비된 게이트 전극과,

   상기 게이트 홀 내부에 구비되는 캐소드 팁으로 이루어 지는 것을 특징으로 하는 전계방출표시소자.
2. 제 1 항에 있어서,

   상기 완충층은 1000 ∼ 5000 Å 두께의 질화막 또는 산화막으로 형성되는 것을 특징으로 하는 전계방출표시소자.
3. 제 1 항에 있어서,

   상기 제1저항층은 실리콘, 실리콘/크롬 접합층, ITO 또는 탄탈륨질화막 중 어느하나로 형성되는 것을 특징으로 하는 전계방출표시소자.
4. 제 1 항에 있어서,

   상기 절연막은 실리콘산화막으로 형성되는 것을 특징으로 하는 전계방출표시소자.
5. 제 1 항에 있어서,

   상기 제2저항층은 금속으로 형성된 것을 특징으로 하는 전계방출표시소자.
6. 상기 5항에 있어서,

   상기 제 2저항층은 Cr, Mo, Ni, Nb중 어느하나인 것을 특징으로 하는 전계방출표시소자
7. 전계방출표시소자의 캐소드전극이 형성되는 일측 유리기판에 캐소드전극으로 부터 금속 팁으로의 과도전류를 제어할 수 있는 저항층이 구비되는 전계방출표시소자의 형성방법에 있어서,

   상기 유리기판 상부에 완충층을 형성하는 공정과,

   상기 완충층 상부에 캐소드전극을 형성하는 공정과,

   상기 캐소드전극 상부에 다수의 콘택홀이 제1저항층으로 매립된 절연막을 형성하는 공정과,

   상기 절연막 상부에 제2저항층을 형성하여 상기 캐소드전극과 제2저항층을 제1저항층으로 접속시키는 공정과,

   상기 제2저항층 상부에 게이트 홀이 형성된 게이트절연막과 게이트전극의 적층구조를 형성하는 공정과,

   상기 게이트 홀에 금속 팁을 형성하는 공정을 포함하는 전계방출표시소자의 형성방법.
8. 제 7 항에 있어서,

   상기 완충층은 1000 ∼ 5000 Å 두께의 절연막으로 형성하는 것을 특징으로 하는 전계방출표시소자의 형성방법.
9. 제 7 항에 있어서,

   상기 절연막은 실리콘산화막으로 형성하는 것을 특징으로 하는 전계방출표시소자의 형성방법.
10. 제 7 항에 있어서,

    상기 제1저항층은 화학기상증착 방법을 이용하여 형성하는 것을 특징으로하는 전계방출표시소자의 형성방법.
11. 제 7 항 또는 제 10 항에 있어서,

    상기 제1저항층은 실리콘, 실리콘/크롬 접합층, ITO 또는 탄탈륨질화막 등으로 형성하는 것을 특징으로 하는 전계방출표시소자의 형성방법.
12. 제 7 항에 있어서,

    상기 제1저항층은 면저항이 10⁷∼ 10⁹Ω/□ 인 것을 특징으로 하는 전계방출표시소자의 형성방법.
13. 상기 7 항에 있어서,

    상기 제 2저항층은 1000 ∼ 2000 Å 로 형성되는 것을 특징으로 하는 전계방출표시소자
14. 제 7 항에 있어서,

    상기 전계방출표시소자는 저항을 제어하기 위하여 상기 캐소드팁 픽셀 하부에 위치하는 상기 제1저항층의 높이, 넓이 또는 숫자를 조절하여 상기 제1저항층을 형성하는 것을 특징으로하는 전계방출표시소자의 형성방법.