KR20010039308A - 퓨즈형 다단계 저항을 구비하는 전계방출표시소자 - Google Patents

Abstract

본 발명은 퓨즈형 다단계 저항을 구비하는 전계방출소자에 관한 것으로, 캐소드라인과 캐소드전극의 사이에 설치되어 금속 팁으로의 과도전류를 제어할 수 있는 저항들을 구비하되, 상기 저항들 보다 먼저 절단되도록 형성되어있는 금속배선을 구비하고, 상기 저항들은 병렬 배열되고, 중앙부분의 폭이 다른 부분 보다 작게 형성되어 있으며, 다수개들의 중앙 부분 폭이 모두 다르게 형성되어있어 캐소드로의 전류가 증가되면 중앙 부분 폭이 좁은 저항부터 단락되도록 하여 저항값을 증가시키도록 하였으므로, 전류량이 많은 픽셀에서는 저항이 자동적으로 증가되어 게이트와 캐소드간의 전압차를 감소시켜 전자 방출량을 감소시키게 되므로 각 픽셀간의 전류량이 일정해져 화질이 향상된다.

Description

퓨즈형 다단계 저항을 구비하는 전계방출표시소자{A field emission display having a fuse type resistance}

본 발명은 퓨즈형 다단계 저항을 구비하는 전계방출소자(field emission display; 이하 FED라 칭함)에 관한 것으로서, 특히 전계방출소자의 동작시 캐소드전극으로 부터 방출되는 과도전류를 완화시키기 위하여 캐소드라인과 전극 사이에 형성되는 저항층을 다단계 퓨즈형으로 형성하여 소자의 동작특성 및 신뢰성을 향상시킬 수 있는 퓨즈형 다단계 저항을 구비하는 FED에 관한 것이다.

일반적으로 박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 수십 볼트 정도의 전압을 인가함으로써 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 캐소드와, 상기 캐소드의 양측에 정렬되어 있는 게이트와 상기 게이트와 일정간격 이격되어 있는 애노드로 구성되어 각각이 CRT의 캐소드, 게이트 및 애노드와 대응된다.

상기의 FED는 애노드에 전압, 예를들어 500V∼10㎸ 정도의 전압이 인가되어 캐소드의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

그러나, 많은 금속 팁들을 모두 균일하게 형성하기가 어렵기 때문에 전계방출소자의 구동시 특정팁에 과도전류가 발생되게 되며, 이를 해결하기 위하여 종래기술에서는 상기 캐소드전극에 외부저항을 달아서 과도전류를 제어하였다. 그러나, 이는 버브픽셀 단위로만 전류를 제한 할 수 있는 한계가 있다.

최근에는 캐소드전극 표면에 저항층을 형성하여 과도전류를 제어할 수 있도록 하는 연구가 진행중에 있으며, 현재 저항층의 재료로서 가장 대표적으로 a-Si이 사용되고 있으나, a-Si은 전류가 증가하여 온도가 상승하면 저항치가 감소되어 저항층 본래의 역할을 수행하지 못하는 단점이 있다.

도 1 은 종래 기술의 제1실시예에 따른 전계방출소자를 도시한 단면도로서, 미국특허번호 제4,940,916호에서 제시하고 있는, 고전압 소자에 많이 사용되는 전류소자인 수직형 저항층의 예이다.

먼저, 캐소드기판이 되는 유리기판(11) 상부에 캐소드전극(13)을 형성하고 상기 캐소드전극(13) 표면에 저항층(15)을 형성한 후, 전체표면상부에 게이트절연막(17)과 게이트금속(19)을 각각 소정두께로 형성한 다음, 게이트전극 마스크를 이용한 식각공정으로 상기 게이트금속(19)과 게이트절연막(17)을 식각하여 상기 저항층(15)을 노출시키는 게이트홀(21)을 형성하고, 상기 게이트홀(21)의 내부에 수직증착방법을 이용하여 금속팁(23)을 형성한다. 여기서, 상기 캐소드전극(13)과 게이트전극은 수직으로 교차하여 형성되도록 형성한다.

또한 상기 저항층(15)은 캐소드전극(13)으로 부터 금속팁(21)의 과도전류를 제어하는 역할을 하며, 상기 저항층(15)의 비저항은 1×10⁴Ω㎝ ∼ 10×10⁴Ω㎝ 정도의 저항을 필요로 한다. 그리고, 상기 저항층(15)의 저항 변화는 박막의 두께를 조절하여 변화시킬 수 있다.

상기한 바와같이 종래 기술의 제1실시예에 따른 전계방출소자의 수직형 저항층은 저항값을 저항층의 두깨로 조절하게 되는데, 수직형 저항층은 공정이 간단하고, 소자의 면적을 차지하지 않아 화소의 고밀도화에 유리한 이점이 있으나, 상기 저항층의 두께가 너무 두꺼운 경우는 상기 저항층 상부에 형성되는 절연막의 단차피복비가 저하되어 상부 적층막의 막질을 저하시키게 되고, 저전압 FED에서는 많은 전류가 흐르게되어 저항층의 온도가 상승하면 이 열을 빨리 방출시켜야하는데, 수직형에서는 저항층의 상부에 다른 층들이 적층되어있어 열방출 속도가 느려 소자의 신뢰성이 떨어지고, 심한 경우 불량이되는등의 문제점이 있다.

종래 기술의 다른 실시예로서, 많은 전류가 흐르는 저전압 소자에서 사용되는 수평형이나 섬형 저항층이 있으며, 이들 저항층은 모든 화소의 캐소드 라인과 캐소드전극의 사이에 형성하는데, 모든 팁군의 저항치가 동일하게 형성되어 있는데, 팁군은 위치에 따라 방출되는 전류의 크기가 다른데, 균일한 저항으로는 위치에 따른 방출전류의 균일도를 향상시키는데 한계가 있어 소자의 신뢰성이 떨어지는 문제점이 있다.

상기의 두가지 예에서 저항체는 팁간 방출전류의 균일도를 향상시켜 조지만 저항값이 일정하기 때문에 이에도 한계가 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 캐소드라인과 캐소드전극 사이에 형성되는 저항을 다단계의 퓨즈형으로 형성하여 픽셀간의 전류 차이에 따라 자동적으로 적당한 저항값을 갖도록하여 안정적으로 소자가 동작되도록하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 FED의 다단계 퓨즈형 저항을 제공함에 있다.

도 1은 종래의 기술에 따른 전계방출표시소자의 단면도.

도 2는 본 발명에 따른 전계방출표시소자의 캐소드기판의 레이아웃도.

도 3은 도2의 하나의 픽셀의 레이아웃도.

〈 도면의 주요 부분에 대한 부호의 설명 〉

11,31 : 유리기판 13,35 : 캐소드전극

15 : 저항층 17 : 게이트절연막

19 : 게이트금속 21,40 : 게이트홀

23 : 금속팁 33 : 캐소드라인

36 : 금속배선 37,38,39 : 저항 전극

42 : 게이트라인

상기와 같은 목적을 달성하기 위해 본 발명에 따른

FED의 캐소드기판상에 다수의 팁군으로 구성된 픽세롸, 상기 팁군과 전기적으로 연결된 캐소드전극과, 상기 캐소드전극으로 전기적신호가 인가되는 다수의 캐소드라인이 형성된 FED에 있어서,

상기 캐소드라인으로부터 인출되어 상기 캐소드전극과 전기적으로 병렬접속되는 복수개의 금속배선과,

상기 각각의 금속배선의 중앙부분폭이 다른 부분 보다 작게 형성되어있고, 상기 복수개의 금속배선의 중앙부분의 폭이 서로 다른 것에 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 퓨즈형 다단계 저항을 구비하는 FED를 상세히 설명하기로 한다.

도 2 내지 도 3은 본 발명의 실시예에 따른 FED 저항이 형성되어있는 상태를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.

먼저, 유리기판(31) 상부에 완충층(도시되지 않음)이 형성되어 있으며, 그 상부에 한방향으로 연장되어있는 캐소드라인(33)과, 픽셀로 예정되어있는 부분상에 상기 캐소드 라인(33)과는 이격되게 캐소드전극(35)들이 형성되어있다.

또한 상기 캐소드라인(33)과 캐소드전극(35)사이에 금속배선(36) 및 a-Si으로된 제1 내지 제3저항(37,38,39)이 형성되어 있으며, 캐소드전극(35) 상부에는 게이트홀(40)과 팁(도시되지 않음)들이 형성되어 있고, 상기 캐소드라인(33)과는 수직한 방향으로 게이트라인(42)이 형성되어 있다.

상기 금속배선(36)은 저저항으로서 융점이 낮은 금속, 예를들어 Al, Cr, Mo 또는 비정질 실리콘 합금등으로 형성하고, 상기 제1 내지 제3저항(37,38,39)은 중앙 부분의 폭이 좁게 형성되되, 좁은 곳의 저항선 폭이 점차로 증가되도록 형성되어, 각각의 저항값이 R1=R2=R3인 저항이 병렬로 연결되어있는 형상이며, 상기 저항값은 다르게 형성할 수도 있다.

상기의 FED는 수백만개의 팁들중 게이트홀(40)의 크기가 작거나, 팁의 뽀족한 정도가 우수한 경우에는 전류의 량이 많아지게되는데, 상기 금속배선(35)과 제1 내지 제3저항(37,38,39)은 처음 전류가 인가되면, 대부분의 전류가 금속배선(35)을 통하여 흐르게되고, 이때는 저항값을 갖지 않고 있다가, 일정 소자에서 전류가 증가되어 금속배선(35)이 과열되어 단락되면, 세 개의 저항이 캐소드전극(35)에 병렬로 인가되므로 저항값이 Rt^-1=R1^-1+R2^-1+R3^-1의 저항이 인가된다.

여기서 더욱 큰 전류가 흐르게 되면, 제1저항의 중간부분이 제일 적은 면적으로 형성되어 있으므로, 이 부분이 가장 먼저 단락되어 저항값이 Rt^-1=R2^-1+R3^-1로 증가되면, 팁군과 게이트 사이의 전압차가 줄어들게되며, 이 단계에서도 전류가 과다하면 제2저항(38)도 단락되어 다시 저항이 증가되어 게이트와 팁간의 전압차가 변화된다.

따라서 전류량에 따라 저항값이 자동으로 변화되어 전류량이 각 픽셀간에 균일해진다.

이상에서 설명한 바와 같이 본 발명에 따른 퓨즈형 다단계 저항을 구비하는 FED는 캐소드라인과 캐소드전극의 사이에 설치되어 금속 팁으로의 과도전류를 제어할 수 있는 저항들을 구비하되, 상기 저항들 보다 먼저 절단되도록 형성되어있는 금속배선을 구비하고, 상기 저항들은 병렬 배열되고, 중앙부분의 폭이 다른 부분 보다 작게 형성되어 있으며, 다수개들의 중앙 부분 폭이 모두 다르게 형성되어있어 캐소드로의 전류가 증가되면 중앙 부분 폭이 좁은 저항부터 단락되도록 하여 저항값을 증가시키도록 하였으므로, 전류량이 많은 픽셀에서는 저항이 자동적으로 증가되어 게이트와 캐소드간의 전압차를 감소시켜 전자 방출량을 감소시키게 되므로 각 픽셀간의 전류량이 일정해져 화질이 향상되는 효과가 있다.

Claims (3)

1. FED의 캐소드기판상에 다수의 팁군으로 구성된 픽세롸, 상기 팁군과 전기적으로 연결된 캐소드전극과, 상기 캐소드전극으로 전기적신호가 인가되는 다수의 캐소드라인이 형성된 FED에 있어서,

   상기 캐소드라인으로부터 인출되어 상기 캐소드전극과 전기적으로 병렬접속되는 복수개의 금속배선과,

   상기 각각의 금속배선의 중앙부분폭이 다른 부분 보다 작게 형성되어있고, 상기 복수개의 금속배선의 중앙부분의 폭이 서로 다른 것을 특징으로하는 FED.
2. 제 1 항에 있어서,

   상기 금속배선이 Al, Cr, Mo 및 비정질 실리콘 합금 중 어느하나로 형성되는 것을 특징으로하는 FED.
3. 제 1 항에 있어서,

   상기 복수개의 금속배선의 저항값이 서로 동일한 것을 특징으로하는 FED.