KR100289638B1

KR100289638B1 - 전계전자 방출소자

Info

Publication number: KR100289638B1
Application number: KR1019980021275A
Authority: KR
Inventors: 다카히로 니이야마; 시게오 이토
Original assignee: 니시무로 아츠시; 후다바 덴시 고교 가부시키가이샤
Priority date: 1997-06-09
Filing date: 1998-06-09
Publication date: 2001-05-02
Also published as: US6060841A; TW400529B; FR2764435B1; JPH10340666A; FR2764435A1

Abstract

(과제) 이미터전극과 게이트전극과의 단락 등에 의하여 캐소드전극라인의 1라인 전부가 제어불능으로 되는 것을 방지하는 전계전자 방출소자를 제공한다.

(해결수단) 하나의 캐소드전극라인이, 스트라이프 모양의 캐소드 배선(2)과 그의 한쪽편에 정열하여 설치된 복수의 섬모양전극(3)에 의하여 구성되어, 게이트전극(8)은 각 섬모양전극(3)의 영역의 상부의 절연층(6)위에 설치되어 있다. 전류제어용 저항층에 저항치가 다른 제1, 제2의 저항층(4, 5)을 적층한 부분을 설치하고, 이미터콘(7)에 과전류가 흘렀을 때에, 적층막의 두꺼운 부분이 파괴되고, 이 이미터콘(7)에 접속된 섬모양전극(3)만을 캐소드배선(2)으로부터 전기적으로 잘라버린다. 제2의 저항층(5)은, 복수의 섬모양전극(3)에 대하여 개별로 각각 하나가 제1의 저항층(4)위에 국부적으로 적층되어 있다.

Description

전계전자 방출소자

(발명이 속하는 기술분야)

본 발명은 냉음극으로 알려져 있는 전계방출 캐소드를 구비한 전계전자 방출소자에 관한 것이다.

(종래의 기술)

금속 또는 반도체표면의 인가전계를 10⁹[V/m] 정도로 하면, 터널효과에 의하여 전자가 장벽을 통과하고, 상온에서도 진공중에 전자방출이 행해지도록 된다. 이를 전계방출(Field Emission)이라 부르고, 이와 같은 원리로 전자를 방출하는 캐소드를 전계방출 캐소드(Field Emission Cathode, 이하, 단순히 FEC라 함)라 부르고 있다.

근년, 반도체 가공기술을 구사하여, 미크론사이즈의 FEC의 어레이로 이루어지는 평면형태의 면방출형 FEC를 제작하는 것이 가능하게 되어 있고, 이 FEC를 기판상에 다수개 형성한 소자는 그의 각 이미터로부터 방출된 전자를 형광면 등에 조사함으로서 전계방출형 표시장치(Field Emission Display, 이하, 단순히 FED로 표기한다), 리소그래피용 전자빔장치 등의 전자방출원으로서 사용되려고 한다.

도 5는, 종래의 전계전자 방출소자의 일부분을 모식적으로 도시하는 평면도이다. 또, 도 6은 도 5에 도시한 화살표시 A, A'의 절단선에 있어서 단면구조도이다. 도면중, 31은 캐소드배선, 32는 섬모양전극, 33은 저항층, 1은 캐소드기판, 6은 절연층, 7은 이미터콘, 8은 게이트전극이다.

이의 종래기술은, 일본 특개평 7-153369호 공보(일본 특원평 5-320923호) 등에서 알려져 있는 바와 같이, 글라스 등의 캐소드기판(1)상에 캐소드배선(31) 및 섬모양전극(32)이 Nb, Mo, Al 등의 도전성 박막으로 패턴형성되어 있다. 섬모양전극(32)은, 스트라이프 모양의 캐소드배선이 도려내어진 부분내에 형성되고, 그 결과, 캐소드배선(31)은 #모양으로 되고, 섬모양전극(32)과 캐소드배선(31)과는 소정간격의 갭을 두고 분리형성되고, 동일평면상에 완전히 절연된 상태로 형성된다. 캐소드배선(31) 및 복수의 섬모양전극(32)에서 1열의 캐소드전극라인이 형성되지만, FED의 경우, 예를 들면, 캐소드전극라인은 복수열 스트라이프 모양에 형성되고, 게이트전극(8)의 라인과 직교한다.

도 6에 도시하는 바와 같이, 캐소드배선(31) 및 섬모양전극(32)위에는 이들을 덮도록 비결정성 실리콘(a-Si) 등으로 이루어지는 저항층(33)이 형성되어 있다. 더욱더, 저항층(33)상에 이를 덮도록 2산화실리콘(SiO₂)으로 이루어지는 절연층(6)이 형성되고, 이 절연층(6)상에, Nb, Mo, Al, WSi₂등의 게이트전극(8)이 형성되어 있다. 게이트전극(8) 및 절연층(6)에는 복수의 개구부가 형성되고, 이 개구부내에 Mo 등으로 이루어지고, 이미터전극(이미터칩)으로 되는 이미터콘(7)이 저항층(33)상에 형성된다. 이미터콘(7)의 선단부분은 개구부로부터 도시를 생략한 애노드전극측을 향하는 구성으로 되어 있다.

상술한 구조에 의하여, 이미터콘(7)은 저항층(33)의 후막부분을 통하여 섬모양전극(32)과 전기적으로 접속되고, 이 섬모양전극(32)은, 저항층(33)의 결합부분을 통하여 캐소드배선(31)에 전기적으로 접속되는 것으로 된다. 게이트전극(8)과, 이미터콘(7)의 선단과의 거리는 서브미크론 정도로 할 수 있기 때문에, 게이트전극(8)과 이미터콘(7)과의 사이에 불과 수 10볼트의 전압을 인가하는 것만으로, 전자를 이미터콘(5)으로부터 전계방출시킬 수가 있다. 또, 이미터콘(7) 사이의 피치는 5∼10㎛ 정도로 할 수 있기 때문에, 1매의 캐소드기판(1)상에 수만∼수십만개의 이미터콘(7)을 형성할 수가 있다.

그리고, 캐소드기판(1)에 대하여, 소정간격으로 투명글라스 등으로 이루어지는 애노드기판을 대향배치하고 그 사이를 진공상태로 한다. 애노드기판위에 애노드전극을 형성하고, 이미터콘으로부터 전계방출된 전자를 애노드전극에 포집한다. 전자가 애노드전극에 도포된 형광체에 방사충돌함으로서 형광체가 발광한다. 1 또는 복수의 섬모양전극(32)상에 형성된 복수의 이미터콘(7)이 하나의 표시 세그먼트에 대응하는 것으로 된다. 더우기, 컬러표시의 경우에는, 하나의 표시 세그먼트를 구성하는 R, G, B 각색의 하나에 대응하는 것으로 된다.

여기서, 캐소드전극라인을 캐소드배선(31) 및 섬모양전극(32)으로 분리하고 저항층(33)을 형성하고 있는 것은 다음 이유에 의한다. 제1로, 이미터콘(7)과 게이트전극(8)과의 거리가 매우 짧게 되어 있기 때문에, 제조과정에 있어서 부착된 먼지 등에 의하여 이미터콘(7)과 게이트전극(8)이 단락해 버리는 경우가 있다. 캐소드기판(1)상에는, 복수의 캐소드전극라인과 복수의 게이트전극(8)의 라인이 형성되고, X-Y 방향에서 매트릭스를 짜는 구성으로 되어 있다. 캐소드전극라인의 1라인에 수백도트의 이미터콘(7)이 형성되어 있고, 이의 캐소드전극라인에 입력하는 입력신호와, 이에 직교하는 게이트전극(8)의 라인에의 정전압인가에 의하여 콘모양 이미터(7)를 선택하여 전자를 방출시킨다. 이 경우, 캐소드전극라인상의 하나의 이미터콘(7)이라도 쇼트되면, 이 캐소드전극의 1라인 전부가 제어불능으로 되고 라인결함으로 되어 버린다.

제2로, FEC의 초기동작시에 국부적인 이탈가스가 발생하고, 이 가스에 의하여 이미터콘(7)과 게이트전극(8) 혹은 애노드전극과의 사이에서 방전을 일으키는 일이 있고, 이 때문에 대전류가 캐소드전극에 흘러 캐소드전극이 파괴되는 일이 있었다. 더욱더, 다수의 이미터콘(7)중에는 전자가 방출되기 쉬운 것이 있기 때문에, 화면상에 이상하게 밝은 스폿이 발생하는 일이 있었다.

그래서, 이미터콘(7)과 캐소드배선(31)과의 사이에 저항층(33)을 설치함으로서, 특정의 이미터콘(7)으로부터의 방출전자가 많아지면 전류의 증가에 따라 저항층(33)에 의하여 이미터콘(7)의 전자방출을 억제하는 방향으로 전압강하가 생겨, 특정의 이미터콘(7)으로부터의 전자방출의 폭주를 방지할 수가 있다. 이와 같이, 저항층(33)을 설치함으로서 특정의 이미터콘(7)에의 전류의 집중을 방지할 수가 있고, 제조상의 이익률의 향상이나 동작의 안정화를 도모할 수가 있다.

제3으로, 섬모양전극(32)을 설치하지 않고 저항층(33)상에 직접 이미터콘을 형성한 경우에는 캐소드배선(31)과 각 이미터콘(7)과의 사이의 거리에 따라, 캐소드배선(31)과 각 이미터콘(7)과의 사이의 저항치가 다르게 되는 것이다. 즉, 캐소드배선(31)에 가까운 위치에 형성된 이미터콘에 대하여는 저항치가 낮게 되고, 이미터콘(7)의 무리의 중앙부에 형성되고 캐소드배선(31)에서 먼 이미터콘(7)에 대하여는 높은 저항치로 된다. 따라서, 캐소드배선(31)의 근방에 위치하는 이미터콘(7)으로부터의 전자방출량은 많아지지만, 중앙부에 위치하는 이미터콘(7)으로부터의 전자방출량은 적어지고 전자방출량이 불균일하게 되어 버린다.

여기서, 캐소드배선(31)의 영역에 도려내기부를 형성하고, 그 내측에 캐소드배선(31)에서 분리된 섬모양전극(32)을 형성하고, 섬모양전극(32)의 영역상에 복수의 이미터콘(7)을 형성하고 있다. 이로서 캐소드배선(31)과 각 이미터콘(7) 사이의 저항치를 균일하게 할 수 있고, 전자방출특성의 균일화를 도모할 수가 있다.

본 발명은, 종래기술의 구성을 더욱더 개량한 것으로 이미터전극과 게이터전극과의 단락이나 방전 등에 의하여 캐소드전극라인의 1라인 전부가 제어불능으로 되는 등의 문제를 종래기술보다 완전히 방지할 수 있는 전계방출소자를 제공하는 것을 목적으로 하는 것이다.

도 1은 본 발명의 제1의 실시형태의 일부분을 모식적으로 도시하는 평면도이다.

도 2는 도 1에 도시한 화살표시 A, A'의 절단선에 있어서 단면구조도이다.

도 3은 본 발명의 제2의 실시형태의 단면구조도이다.

도 4는 본 발명의 제3의 실시형태의 단면구조도이다.

도 5는 종래의 전계전자 방출소자의 일부분을 모식적으로 도시하는 편면도이다.

도 6은 도 5에 도시한 화살표시 A, A'의 절단선에 있어서 단면구조도이다.

(도면의 주요부분에 대한 부호의 설명)

1 : 캐소드기판 2, 12, 23, 31 : 캐소드배선

3, 11, 22, 32 : 섬모양전극 4 : 제1의 저항층

5, 13, 21 : 제 2의 저항층 6 : 절연층

7 : 이미터콘 8 : 게이트전극

14 : 시일 15 : 애노드기판

16 : 레이저광 33 : 저항층

청구항 1 기재의 발명에 있어서는, 전계전자 방출소자에 있어서, 캐소드배선, 복수의 섬모양전극, 고저항층, 상기 복수의 섬모양전극에 대하여 개별로 설치된 복수의 저저항층, 및 상기 각 섬모양전극 위에 직접 또는 상기 고저항층을 통하여 배치된 복수의 이미터전극을 갖고, 상기 각 섬모양전극은 상기 고저항층 및 상기 저저항층을 직렬로 통하여 개별로 상기 캐소드배선에 접속되어 있는 것이다.

따라서, 이미터전극과 게이트전극과의 단락이나 방전 등에 의하여 하나의 섬모양전극에 과전류가 흘렀을 때에는 고저항층 및 저자항층이 직열로 개재하는 부분이 과열되어 파괴되는 것으로 되고, 이 섬모양전극상의 이미터전극의 전자방출만을 불가능하게 하여, 캐소드전극라인의 1라인 전부가 제어불능으로 되는 것을 보다 완전히 방지할 수가 있다.

청구항 2 기재의 발명에 있어서는, 청구항 1 기재의 전계전자 방출소자에 있어서, 캐소드기판, 절연층 및 게이트전극을 갖고, 상기 캐소드배선 및 복수의 섬모양전극은 상기 캐소드기판상에 형성되고, 상기 고저항층의 제1의 부분은 상기 섬모양전극 위에 형성되고, 상기 고저항층의 제2의 부분은 상기 캐소드배선 및 상기 섬모양전극 사이를 전기적으로 접속하도록 형성되고, 상기 저저항층은, 상기 고저항층의 상기 제2의 부분 위에 형성되고, 상기 절연층은 상기 고저항층 및 상기 저저항층위에 형성되고, 상기 게이트전극은 상기 절연층위에 형성되고, 제1의 개구부가 상기 섬모양전극 위의 상기 게이트전극 및 상기 절연층에 형성되고, 상기 복수의 이미터전극은, 상기 제1의 개구부내에 상기 고저항층의 상기 제1의 부분을 통하여 상기 섬모양전극 위에 형성되어 있는 것이다.

따라서, 각 섬모양전극을 고저항층 및 저저항층을 직열로 개재시켜 개별로 상기 캐소드배선에 접속시키는 구조를 용이하게 실현할 수가 있다. 또, 고저항층을 용이하게 얇게 할 수 있는 층구조이고, 생산성이 향상됨과 동시에 체적저항율ρ이 큰 재료에 의하여 고저항층을 형성하는 것이 가능하기 때문에, 고저항층의 제2의 부분의 저항치를 크게 하는 것이 가능하게 된다.

청구항 3 기재의 발명에 있어서는, 청구항 2 기재의 전계전자 방출소자에 있어서, 제2의 개구부가 상기 저저항층의 위의 상기 절연층에 형성되어 있는 것이다.

따라서, 저저항층이 절연층으로부터 노출하므로, 제조과정에 있어서, 게이트전극의 개구부, 이미터콘, 또는 섬모양전극 등에 불량 혹은 불량으로 될 염려가 큰 것을 발견하였을 때에는, 이 부분의 저항층을 레이저광 등에 의하여 용단(溶斷)할 수가 있고, 미리 캐소드배선에서 잘라버리는 것이 가능하다.

청구항 4 기재의 발명에 있어서는, 청구항 1 기재의 전계전자 방출소자에 있어서, 캐소드기판, 절연층 및 게이트전극을 갖고, 상기 캐소드배선 및 복수의 섬모양전극은, 상기 고저항층의 한쪽면상에 형성되고, 상기 절연층은 상기 섬모양전극 및 상기 캐소드배선이 형성된 상기 고저항층상에 형성되고, 상기 게이트전극은 상기 절연층 위에 형성되고, 제1의 개구부가 상기 섬모양전극 위의 상기 게이트전극 및 상기 절연층에 형성되고, 상기 복수의 이미터전극은 상기 제1의 개구부내에 상기 섬모양전극 위에 형성되고, 상기 저저항층은, 상기 캐소드배선 및 상기 섬모양전극 사이를 전기적으로 접속하는 부분의 상기 고저항층의 다른 방향의 면상에 형성되고, 상기 캐소드기판은 상기 저저항층이 형성된 상기 고저항층의 다른 방향의 면에 배치되어 있는 것이다.

따라서, 청구항 2와 똑같은 작용을 이룬다.

(발명실시의 형태)

도 1은 본 발명의 제1 실시형태의 일부분을 모식적으로 도시하는 평면도이다. 또, 도 2는 도 1에 도시한 화살표시 A, A'의 절단선에 있어서 단면구조도이다. 도면중 도 5, 도 6과 꼭같은 부분에는 같은 부호를 붙여 설명을 생략한다. 2는 캐소드배선, 3은 섬모양전극, 4는 제1의 저항층, 5는 제2의 저항층이다. 도 1에 있어서는 게이트전극(8)을 도시하고 있지만, 절연층(6)은 제거하고 그의 하부구조를 도시하고 있다.

이 실시의 형태는, 전류제어용 저항층에 저항치가 다른 제1, 제2의 저항층(4, 5)을 적층한 부분을 설치하고, 이미터콘(7)에 흐르거나 과전압이 인가되었을 때에 적층후막부가 파괴되도록 하고, 섬모양전극(3)과 캐소드배선(2)과의 사이를 절연상태로 하는 것이다. 예를 들면, 게이트전극(8)과 이미터콘(7)과의 사이가 단락한 경우, 단락한 이미터콘(7)에 전기적으로 접속된 섬모양전극(3)만을 캐소드배선(2)으로부터 전기적으로 잘라버릴 수가 있다.

하나의 캐소드 전극라인이 직선상의 캐소드배선(2)과 그의 한쪽편에 정열하여 설치된 복수의 섬모양전극(3)에 의하여 구성된 것을 전제로 설명한다. 게이트전극(8)은, 각 섬모양전극(3)의 영역의 절연층(6)상에 설치되어 있지만, 캐소드전극라인에 직교하는 게이트전극라인을 구성하기 위하여, 폭이 좁은 접속선부가 좌우로 길어지고 있다. 제2의 저항층(5)은, 복수의 섬모양전극(3)에 대하여 개별로 각각 하나가 제1의 저항층(4) 위에 국부적으로 적층되어 있다. 그의 위치는 섬모양전극(3)과 캐소드라인(2)과의 갭영역을 걸치는 영역이고, 게이트전극(8)의 접속선부와 병행하고 있다.

도 2에 도시하는 바와 같이 단면구조는, 제2의 저항층(5)을 제외하고, 도 6에 도시한 종래기술의 것과 꼭같은 구조이고, 캐소드배선(2) 및 섬모양전극(3)은 도 6의 캐소드배선(31) 및 섬모양전극(32)과 꼭같은 금속재료로 꼭같이 형성된다. 제1의 저항층(4)은, 도 6의 저항층(33)과 똑같은 비결정성 실리콘(a-Si) 등이다. 캐소드기판(1)상에, 캐소드배선(2) 및 섬모양전극(3)이 형성되고, 이들을 덮도록 제1의 저항층(4)이 형성되어 있다. 즉, 이 제1의 저항층(4)은 섬모양전극(3) 위에 형성되어 있음과 동시에, 캐소드배선(2) 및 섬모양전극(3)과의 사이를 전기적으로 접속하도록 형성되어 있다.

캐소드배선(2) 및 섬모양전극(3)과의 사이를 전기적으로 접속하는 갭영역상에 제2의 저항층(5)이 형성되고 제1의 저항층(4)에 적층되어 형성되어 있다. 이 제1의 저항층(6) 및 제2의 저항층 위에, 이들을 덮도록 절연층(6)이 형성되고, 이 절연층(6) 위에 게이트전극(8)이 형성되어 있다. 게이트전극(8) 및 절연층(6)에는 복수의 개구부가 형성되고, 이 개구부내에 이미터콘(7)이 제1의 저항층(4) 위에 형성된다. 이미터콘(7)의 선단부분은 개구부로부터 도시를 생략한 애노드전극측을 향하는 구성으로 되어 있다. 제1의 저항층(4)은, 하나의 캐소드전극라인마다 설치되고, 인접하는 캐소드전극라인의 꼭같은 제1의 저항층과는 절연층(6)에 의하여 분리되어 있다. 여기서, 제1의 저항층(4)에는 저항치가 비교적 높은 것을 사용하는데 대하여, 제2의 저항층(5)에는 저항치가 비교적 낮은 것을 사용한다.

제1의 저항층(4)은, 하나의 섬모양전극(3)의 영역내에 있는 복수의 이미터콘(7)의 전류를 제어한다. 그의 저항치는 이미터콘(7)으로부터의 방출전류량 및 피드백제어를 하는 발생 기전력에 의하여 설정한다. 일반으로 체적저항율ρ(Ω·cm)의 저항막은 전극대항면적을 A(cm²), 저항막의 막두께를 L(cm)로 하였을 때, R＝ρL/A로 표시된다. 따라서, 복수의 이미터콘(7)과 섬모양전극(3) 사이에 개재하는 제1의 저항층(4)의 저항치에 대하여는 제1의 저항층(4)의 막두께 및 체적저항율에 비례한다. 저항층은 막두께가 얇을수록 생산성이 향상한다. 따라서, 소정치로 설정된 제1의 저항층(4)의 저항치에 대하여 막두께를 얇게 하여 체적저항을 크게 설계한다. 이에 동반하여, 캐소드배선(2)과 섬모양전극(3) 사이의 저항치는 높아지고, 양자 사이는 절연상태에 접근한다. 이와 같은 층구조에 의하여, 저항치가 크게 다른 제1 및 제2의 저항층(4, 5)을 형성하는 것이 가능하게 된다.

그 결과, 복수의 이미터콘(7)은 우선 제1의 저항층(4)을 통하여 섬모양전극(3)과 전기적으로 접속된다. 그리고, 이 섬모양전극(3)은, 제1의 저항층(4)만을 통하여 캐소드배선(2)에 접속될 뿐만 아니라, 제1의 저항층(4)과 복수의 섬모양전극(3)에 대하여 개별로 설치된 제2의 저항층(5)을 직렬을 통하여 캐소드배선(2)에 접속되어 있다. 이와 같은 구성에 의하여 각 이미터콘(7)으로부터의 전자방출에 의하여 흐르는 각각의 이미터전류는 바로 밑의 제1의 저항층(4)의 막두께 방향으로 흐르고, 섬모양전극(3)에 의하여 합성된다. 합성된 이미터전류는, 섬모양전극(3)으로부터 제1의 저항층(4)의 막두께방향으로 흐르고, 제2의 저항층(5)을 지나 제1의 저항층(4)의 막두께방향으로 흘러 캐소드배선(2)에 들어간다.

제2의 저항층(5)의 저항치에 의하여, 섬모양전극(3)상에 형성된 복수의 이미터콘(7)의 총 이미터전류를 제어할 수가 있다. 이는 하나의 표시 세그먼트에 대응하는 전자방출량을 규정한다. 따라서, 이 제2의 저항층(5)의 저항치를 제어함으로서 표시 세그먼트간의 특성의 균일화를 행할 수가 있다. 이 저항치는, 제2의 저항층(6)의 면적에 의하여 가장 적당한 값으로 하는 것이 가능하다.

게이트전극(8)과 이미터콘(7)이 단락되거나, 이미터콘(7)에 과전압이 가해짐으로 인하여 통상치를 초과하는 과전류가 섬모양전극(3)에 흘렀을 경우는, 섬모양전극(3)와 제2의 저항층(5)과의 사이에 개재하는 적층부분의 제1의 저항층(4) 또는 제2의 저항층(5)과 캐소드배선(2)과의 사이에 개재하는 적층부분의 제1의 저항층(4)이 제2의 저항층(5)보다도 고저항이므로 발열하여 파괴된다. 파괴상태에 의하여 캐소드배선(2)과 섬모양전극(3)이 제2의 저항층(5)에 접촉한 경우에 있어서도, 다음에 캐소드배선(2)과 게이트전극(8)이 주사되어 전압이 인가되었을 때의 과전류에 의하여 제2의 저항층(5)이 발열파괴되어 완전히 잘라버릴 수가 있다. 더우기, 도 1에 도시한 바와 같이 제1의 저항층(4) 및 제2의 저항층(5)의 적층부의 파괴가 게이트전극(8)의 접속선부에 영향을 주지 않도록, 게이트전극(8)의 접속선부와 제2의 저항층(5)은 크로스오버되지 않는 구조를 하고 있다.

과전류가 흐른 섬모양전극(3)은 캐소드배선(2)으로부터 잘라져, 전자방출동작이 불가능하게 되고, 타의 섬모양전극(3)의 전자방출동작을 저해하지 않기 때문에, 하나의 섬모양전극(3)상의 복수의 이미터콘(7)에 대응하는 1표시 세그먼트의 결함으로 되지만, 1표시라인의 결함으로 되는 것이 방지된다.

제1, 제2의 저항층(4, 5)을 저항치를 다르게 하여 형성하기 위한 일 구체예를 설명한다. 제1의 저항층(4)은 비결정성 실리콘(a-Si)을 사용하지만, 제2의 저항층(5)은 인듐·틴·옥사이드(ITO)을 사용하였다. a-Si는 환경온도에 대하여 대폭으로 저항이 변화한다. 이에 대하여, ITO는 환경온도에 대하여 저항치가 안정되어 있다. 더우기, 제2의 저항층은 금속박막의 저항층도 좋다. 제2의 저항층(5)을 형성하지 않는 경우에, 섬모양전극(3) 및 캐소드배선(2) 사이의 저항치를 약 1000MΩ로 하고, 제2의 저항층(5)의 저항치는 수백∼수Ω로 하였다. 제2의 저항층(5)을 적층형성한 경우에, 섬모양전극(3) 및 제2의 저항층(5) 사이에 개재하는 제1의 저항층(6), 제2의 저항층(5) 및 캐소드배선(2)과의 사이에 개재하는 제1의 저항층(6)의 저항치는 각각 약 1MΩ이다.

도 3은 본 발명의 제2 실시형태의 단면구조도이다. 도면중, 도 5, 도 6, 도 1, 도 2와 꼭같은 부분에는 같은 부호를 붙여 설명을 생략한다. 11은 섬모양전극, 12는 캐소드배선, 13은 제2의 저항층, 14는 시일, 15는 애노드기판, 16은 레이저광이다. 이 실시의 형태는 도 5, 도 6을 참조하여 설명한 종래기술과 꼭같이, 캐소드배선(12)이 #모양이고, 도려낸 부분에 섬모양전극(11)이 형성되고, 섬모양전극(11)은 캐소드배선(12)에 주위 전체가 둘러쌓이고 동시에 이격되어 배치된 것을 전제로 설명한다.

도시의 단면은 도 6, 도 2와 다르고, 캐소드배선(12)의 길이방향에 따르는 단면으로서, FED의 진공기밀용기의 시일부와 이에 인접하는 섬모양전극(11)의 부분을 도시하고 있다. 절연층(6)과 애노드기판(15)이 시일(14)에 의하여 용착되어 진공기밀용기가 구성된다. 애노드전극(12)은 캐소드기판(1)과 제1의 저항층(4)과의 사이로부터 용기 밖으로 인출되어 캐소드단자로 된다.

이 실시형태의 단면구조는 도 2를 참조하여 설명한 제1의 실시형태의 것과 대략 같지만, 제2의 저항층(13) 위의 절연층(6)을 에칭을 사용하여 뽑아내고, 개구부를 형성하고, 제2의 저항층(13)의 일부분을 노출시킨 것이다. 제조과정에서 캐소드측을 검사하고, 게이트전극(8)의 개구부, 이미터콘(7), 또는 섬모양전극(11) 등에 불량부분을 발견하였을 때에는, 제2의 저항층(13)을 레이저광(16)으로 용단함으로서, 이 섬모양전극(11)을 캐소드배선(12)으로부터 잘라버릴 수가 있어, 미리 제조과정에서 결합 세그먼트를 동작불가능하게 하여, 캐소드측의 이익률의 향상을 도모할 수가 있다.

도 4는 본 발명의 제3의 실시형태의 단면구조도이다. 도면중, 도 5, 도 6, 도 1, 도 2와 꼭같은 부분에는, 같은 부호를 붙여 설명을 생략한다. 21은 제2의 저항층, 22는 섬모양전극, 23은 캐소드배선이다. 이 단면도도 도 3과 같이 캐소드배선(23)이 #모양으로서 도려낸 부분에 섬모양전극(22)이 형성된 것을 전제로 하고, 캐소드배선(23)의 길이방향에 따르는 단면으로서, FED의 진공기밀용기의 시일부와 이에 인접하는 섬모양전극(22)의 부분을 도시하고 있다. 이 실시형태의 단면구조는 도 2를 참조하여 설명한 제1의 실시형태의 것과는 달리, 이미터전극(7)이 섬모양전극(22)에 직접 접속된 것이다.

캐소드기판(1)상에 제2의 저항층(21)이 국부적으로 형성되고, 캐소드기판(1) 및 제2의 저항층(21)상에 제1의 저항층(4)이 형성되어 있다. 캐소드배선(23) 및 섬모양전극(22)은 이 제2의 저항층(4)의 면상에 형성된다. 섬모양전극(22) 및 캐소드배선(23)이 형성된 제1의 저항층(4)상에 절연층(6)이 형성되고, 절연층(6) 사이에 게이트전극(8)이 형성된다. 섬모양전극(22) 위의 게이트전극(8) 및 절연층(6)에 개구부가 형성되고, 복수의 이미터전극(7)이, 이 개구부내의 섬모양전극(22) 위에 형성된다. 제2의 저항층(21)은 캐소드배선(23) 및 섬모양전극(22)의 사이의 갭부분의 영역에 있어서 제1의 저항층(4)의 하측에 위치한다.

이 실시의 형태에 있어서는, 복수의 이미터콘(7)은 우선 섬모양전극(22)과 전기적으로 접속된다. 섬모양전극(22)은 고저항의 제1의 저항층(4)만을 통하여 캐소드배선(23)과 접속될 뿐아니라, 제1의 저항층(4)과 복수의 섬모양전극(22)에 대하여 개별로 설치된 저저항의 제2 저항층(21)을 직렬로 통하여 개별로 캐소드배선(23)에 접속되어 있다. 이와 같은 구성에 의하여, 각 이미터콘(7)으로부터의 전자방출에 의하여 흐르는 각각의 이미터전류는, 섬모양전극(22)에 의하여 합성되고, 섬모양전극(22)으로부터 제1의 저항층(4)을 통하여 주로 제2의 저항층(21)에 흐르고, 더욱더 제1의 저항층(4)을 지나 캐소드배선(23)에 들어간다. 섬모양전극(22) 및 제2의 저항층(21) 사이에 개재하는 적층부분의 제1의 저항층(4), 제2의 저항층(21) 및 캐소드배선(23) 사이에 개재하는 제2의 저항층(4)의 저항치에 의하여, 전자방출의 안정화, 균일화를 도모할 수가 있다.

과전류가 섬모양전극(22)에 흘렀을 경우는, 상술한 적층부분의 제1의 저항층(4)이, 제2의 저항층(21)보다도 고저항이므로 발열하여 파괴되고, 이 섬모양전극(22)과 캐소드배선(23)과의 사이를 전기적으로 잘라버릴 수가 있다. 더구나, 이 실시형태에서는 섬모양전극(22)의 하면부분의 제1 저항층(4)의 기여는 비교적 적기 때문에, 이 부분의 제1의 저항층(4)은 필수적인 것은 아니다.

상술한 각 실시형태에서는, 어떤 하나의 섬모양전극과 캐소드배선과의 사이의 제2의 저항층에 대하여 설명하였다. 일본 특개평 9-92131호 공보(일본 특원평 7-270737호)에 기재되어 있는 바와 같이, FED의 2차원 평면상의 위치에 의하여 표시화상의 휘도얼룩이 발생하는 경우가 있다. 제2의 저항층을 2차원평면에 배치된 모든 섬모양전극에 대응하여 설치한 경우에 각각의 제2의 저항층의 저항치는 제2의 저항층의 형성시에 폭 및 길이를 조정함으로서 2차원 평면상의 위치에 의하여 임의로 조정이 가능하다. 따라서 이 저항치의 조정에 의하여 FED에 있어서 전자방출특성의 2차원 평면상의 위치에 의한 분산을 상쇄하여 균일한 것으로 할 수가 있다.

또, 상술한 일본 특개평 9-92131호 공보(일본 특원평 7-270737호)에 기재되어 있는 바와 같이 컬러표시의 FED의 경우에는, 각 발광색의 색밸런스(화이트밸런스)를 취하는 것이 필요하다. 어떤 섬모양전극으로부터 방출된 전자가 3원색의 어느 색의 형광체 도트에 사돌(방사충돌)하는 것인가에 따라, 이 섬모양전극에 설치된 저저항층의 저항치를 다르게 하여 각 색의 발광휘도를 적절한 값으로 설정할 수가 있다. 즉, 섬모양전극에 대하여 개별로 설치된 저저항층의 저항치를, 이 섬모양전극으로부터 방출되는 전자로 발광시키는 형광체의 발광색에 따라 달리하도록 한다.

상술한 각 실시의 형태에서는 하나의 섬모양전극을 하나의 표시 세그먼트에 대응시켰지만, 복수의 섬모양전극을 하나의 표시 세그먼트에 대응시킬 수도 있다. 이 경우, 하나의 섬모양전극에 과전류가 흘렀을 경우, 이 하나의 섬모양전극을 캐소드배선으로부터 잘라버렸다고 하더라도, 그 표시세그먼트에 대응하는 나머지의 섬모양전극에 의하여 전자방출량은 저감하기는 하더라도 전자방출이 행해지기 때문에, 완전한 1표시 세그먼트의 결함에는 이르지 않는다. 더우기, 상술한 컬러표시의 경우에는 하나의 표시 세그먼트내의 1발광색에 대응시켜 복수의 섬모양전극을 대응시키는 것을 의미한다.

상술한 각 실시의 형태의 설명에서는, 섬모양전극과 캐소드배선과의 사이에 제1의 저항층이 형성되고, 이 제1의 저항층 위에 제2의 저항층이 적층되어 있었다. 이 적층구성은 제조가 용이하지만, 반드시 이와 같은 적층구성에 한정되지 않는다. 고저항의 제1의 저항층 및 저저항의 제2의 저항층을 직열로 통하여, 각 섬모양전극이 개별로 캐소드배선에 접속되어 있으면, 하나의 섬모양전극에 과전류가 흘렀을 경우, 고저항의 제1의 저항층(4)이 발열하여 파괴되고, 이 섬모양전극은 캐소드배선으로부터 전기적으로 단절된다. 더욱이 제2의 저항층을 비교적 고저항으로 설정하면, 제1의 저항층을 개재시키는 일없이, 이 제2의 저항층에서 직접 각 섬모양전극을 개별로 캐소드배선에 접속하는 것도 가능하다.

상술한 설명에서 명백한 바와 같이, 본 발명의 전계전자 방출소자에 의하면, 게이트전극과 캐소드배선간에 단락이 발생한 것과 같은 경우, 라인결함으로 되는 것을 회피할 수 있는 효과가 있다. 그 결과, 출하시의 검사단계에 있어서 제품의 이익률을 대폭으로 향상시킬 수 있음과 동시에, 제품사용중에 발생한 단락 등에 대하여도 꼭같이 라인결함을 피할 수 있기 때문에, 제품수명을 대폭으로 연장시킬 수 있는 효과가 있다.

또, 제조과정에 있어서 검사에 의하여 불량의 섬모양전극, 혹은 불량으로 될 염려가 큰 섬모양전극을 검출하여 미리 캐소드배선에서 단절시키는 것도 가능하다.

제1의 저항층의 막두께를 얇게 할 수 있기 때문에, 생산성이 향상됨과 동시에, 생산코스트가 절감시키는 효과가 있다.

제1의 저항층재료인, a-Si는 환경온도에 대하여 대폭의 저항변화가 발생하지만, 제2의 저항층재료로서, ITO 등의 환경온도에 대하여 안정한 재료를 사용하면, 저항층 전체로서 환경온도에 대하여 안정한 경향을 갖게 된다라는 효과가 있고, 이 점에서도 성능향상이 기대된다.

Claims

캐소드배선, 복수의 섬모양전극, 고(高)저항층, 상기 복수의 섬모양전극에 대하여 개별로 설치된 복수의 저(低)저항층, 및 상기 각 섬모양전극 위에 직접 또는 상기 고저항층을 통하여 배치된 복수의 이미터전극을 갖고, 상기 각 섬모양전극은 상기 고저항층 및 상기 저저항층을 직렬로 통하여 개별로 상기 캐소드배선에 접속되어 있는 것을 특징으로 하는 전계전자 방출소자.
제 1 항에 있어서, 캐소드기판, 절연층 및 게이트전극을 갖고, 상기 캐소드배선 및 복수의 섬모양전극은 상기 캐소드기판위에 형성되고, 상기 고저항층의 제1의 부분은 상기 섬모양전극위에 형성되고, 상기 고저항층의 제2의 부분은 상기 캐소드배선 및 상기 섬모양전극 사이를 전기적으로 접속하도록 형성되고, 상기 저저항층은, 상기 고저항층의 상기 제2의 부분 위에 형성되고, 상기 절연층은 상기 고저항층 및 상기 저저항층위에 형성되고, 상기 게이트전극은 상기 절연층위에 형성되고, 제1의 개구부가 상기 섬모양전극위의 상기1 게이트전극 및 상기 절연층에 형성되고, 상기 복수의 이미터전극은, 상기 제1의 개구부내에 상기 고저항층의 상기 제1의 부분을 통하여 상기 섬모양전극위에 형성되어 있는 것을 특징으로 하는 전계전자 방출소자.
제 2 항에 있어서, 제2의 개구부가 상기 저저항층의 위의 상기 절연층에 형성되어 있는 것을 특징으로 하는 전계전자 방출소자.
제 1 항에 있어서, 캐소드기판, 절연층 및 게이트전극을 갖고, 상기 캐소드배선 및 복수의 섬모양전극은, 상기 고저항층의 한쪽면상에 형성되고, 상기 절연층은 상기 섬모양전극 및 상기 캐소드배선이 형성된 상기 고저항층상에 형성되고, 상기 게이트전극은 상기 절연층 위에 형성되고, 제1의 개구부가 상기 섬모양전극 위의 상기 게이트전극 및 상기 절연층에 형성되고, 상기 복수의 이미터전극은 상기 제1의 개구부내에 상기 섬모양전극 위에 형성되고, 상기 저저항층은, 상기 캐소드배선 및 상기 섬모양전극 사이를 전기적으로 접속하는 부분의 상기 고저항층의 다른쪽 면상에 형성되고, 상기 캐소드기판은 상기 저저항층이 형성된 상기 고저항층의 다른쪽 면에 배치되어 있는 것을 특징으로 하는 전계전자 방출소자.