KR20000041063A - 적층 세라믹 콘덴서 - Google Patents

Abstract

본 발명은 적층 세라믹 콘덴서에 관한 것으로서, 그 목적은 수축율이 적은 보호층을 구비하여 납내열 특성이 향상된 적층 세라믹 콘덴서를 제공함에 있다.

본 발명의 적층 세라믹 콘덴서는 내부전극과 유전체층이 교대로 적층된 칩 소체(4)와, 상기 소체의 양측부에 내부전극과 전기적으로 통하도록 형성된 외부전극(2)과, 상기 소체의 상하부에 다수개의 층으로 이루어지는 보호층(5)이 형성되며; 상기 보호층(5)은 그 최상층과 최하층(5a)에 칩 소체(4)의 유전체층보다 수축율이 작은 층을 포함하며, 이러한 적층 세라믹 콘덴서는 표면층과 외부전극의 접촉부에서의 균열 생성을 억제하여 납내열 특성을 향상될 수 있는 효과가 있다.

Description

적층 세라믹 콘덴서

본 발명은 적층 세라믹 콘덴서에 관한 것으로서, 보다 상세하게는 개선된 보호층을 구비하여 납내열 특성이 향상된 적층 세라믹 콘덴서에 관한 것이다.

통상적으로 적층 세라믹 콘덴서(multi layer ceramic capacitor)는 BaTiO₃계의 유전체에 내부전극을 인쇄하여 교대로 적층한 다음, 도1a에 도시된 바와 같이, 적층된 세라믹 소체(4)의 상하부에 보호층(cover)(3)을 적층한 후, 그 양측부에 외부전극(2)을 형성하여 제조된다.

제조된 적층 세라믹 콘덴서는 사전에 납내열시험에 의해 보호층의 균열에 의한 불량 발생 여부를 사전에 검사하게 된다. 납내열시험은 보통 약 270℃의 납욕조에서 칩 부품을 10초 정도 담긴 후 꺼내어 칩 부품의 납내열 특성을 확인한 후 다시 약 320℃의 납욕조에서 약 5초간 실험을 하여 칩 부품의 불량 여부를 검사하는 시험으로서, 이는 실제 칩 부품이 납땜을 통해 기판 등과 접속될 때 발생되는 균열로 인한 불량을 사전에 방지하기 위함이다.

납내열 시험에서 적층 세라믹 콘덴서의 보호층에 생성되는 균열(C)은 도1b와 같이, 외부전극(2)에 부착된 납이 고화, 수축되면서 적층 세라믹 콘덴서(1)의 표면에 인장응력(T)이 인가되기 때문이다. 즉, 유전체와 같은 세라믹은 압축응력에는 강하나 인장응력에는 매우 약하므로 수축율 차이에 의해 발생되는 인장응력은 곧 보호층에 균열을 발생시키게 되는 것이다.

종래의 적층 세라믹 콘덴서의 보호층(3)은 칩 소체(4)의 유전체와 동일한 조성을 갖는 약 45~50㎛의 시트(sheet)를 적어도 3층이상 적층하여 구성되었다. 즉, 종래의 적층 세라믹 콘덴서는 BaTiO₃계의 유전체층과 동일한 조성을 갖는 보호층을 형성하였기 때문에 상기 유전체층과 보호층은 동일한 수축 거동을 보이며, 이로 인하여 납땜을 하는 경우 납이 고화하면서 수축하는 과정에서 적층 세라믹 콘덴서의 표면에는 인장응력이 생성되어 주로 적층 세라믹 콘덴서의 표면과 외부전극이 만나는 지점에서 균열이 빈번히 발생되는 문제가 있었다.

따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 그 목적은 보호층을 개선하여 납내열 특성이 향상되는 적층 세라믹 콘덴서를 제공함에 있다.

도1a는 일반 적층 세라믹 콘덴서의 구조도

도1b는 도1a의 "A"부 상세도

도2는 본 발명의 보호층을 갖는 적층 세라믹 콘덴서의 일부 상세 구조도

* 도면의 주요 부분에 대한 부호의 설명 *

1 ...... 적층 세라믹 콘덴서, 2 ...... 외부전극,

3, 5 ...... 보호층, 4 ...... 소체

상기 목적달성을 위한 본 발명은 내부전극과 유전체층이 교대로 적층된 칩 소체와, 상기 소체의 양측부에 내부전극과 전기적으로 통하도록 형성된 외부전극과, 상기 소체의 상하부에 다수개의 층으로 이루어지는 보호층이 형성된 적층 세라믹 콘덴서에 있어서,

상기 칩 소체의 상하부 보호층은 그 최상층과 최하층에 칩 소체의 유전체층보다 수축율이 작은 층을 포함한 적층 세라믹 콘덴서에 관한 것이다.

이하, 본 발명을 상세히 설명한다.

우선, 본 발명은 내부전극과 유전체층이 교대로 적층된 칩 소체와, 상기 소체의 양측부에 내부전극과 전기적으로 통하도록 형성된 외부전극과, 상기 소체의 상하부에 다수개의 층으로 이루어지는 보호층이 형성된 적층 세라믹 콘덴서이면 어느 것이나 적용 가능하다. 바람직하게는 BaTiO₃계의 유전체층을 갖는 적층 세라믹 콘덴서에 적용하는 것이다. 더욱 바람직하게는 (Ba_xR_1-x)_m(Ti_yZr_1-y)O₃(여기서, R: Sr, Ca)로 표현될 때 0.7≤x≤1.0, 0.6≤y<1.0, 1≤m≤1.02의 범위로 조성되는 유전체층으로 구성된 적층 세라믹 콘덴서에 적용하는 것이다.

본 발명에 의해 칩 소체의 상하부에 형성되는 보호층(5)은, 도2와 같이 그 최상층(5a)과 최하층(5a)에 칩 소체(4)의 유전체층보다 수축율이 작은 층을 포함함에 특징이 있다. 즉, 적층 세라믹 콘덴서의 보호층은 적어도 3층이상의 유전체층으로 구성되는데, 이때 보호층의 최상하층은 유전체층보다 수축율이 작은 층을 적어도 1개이상 포함하고, 나머지 보호층(5b)(5c)은 내부 유전체층과 동일하도록 조성하는 것이다. 이러한 보호층을 갖는 적층 세라믹 콘덴서는 납땜을 하는 경우 땜납이 고화되어 수축될 때 보호층의 수축율이 작아 적층 세라믹 콘덴서의 표면이 내부 유전체층에 비하여 덜 수축하도록 하므로써 적층 세라믹 콘덴서의 표면에 압축응력이 잔류되도록 하여 땜납의 응고시 인장응력이 인가되더라도 상기 잔류 압축응력에 의해 상쇄되어 표면에 균열이 생성되지 않는다.

이를 위해 구체적으로 본 발명의 적층 세라믹 콘덴서는 상기 상하부의 보호층중 그 최상층과 최하층에 칩 소체의 유전체층보다 지르코니아 함량을 많이 함유되도록 하여 표면의 수축을 크게 줄일 수 있다. 바람직하게는 상기 상하부의 보호층은 그 최상층과 최하층에 칩 소체의 유전체층보다 지르코니아 함량이 5~15몰% 만큼 많이 고용된 층이 적어도 1개이상 구비하는 것이다. 보호층의 최상층과 최하층중 적어도 1개의 층에 칩 소체의 유전체층보다 지르코니아 함량이 5몰% 미만으로 많이 고용되지 않으면 내부 유전체층과 거의 수축율이 유사하여 바람직하지 않다. 반대로 보호층의 최상층과 최하층중 적어도 1개의 층에 칩 소체의 유전체층보다 지르코니아 함량이 15몰%를 초과하여 많이 고용되면 보호층의 수축율은 적게 될 수 있으나, 오히려 보호층과 내부 유전체층 사이에 박리현상(delamination)이 발생되어 바람직하지 않다.

만일 상기 칩 소체의 유전체층이 (Ba_xR_1-x)_m(Ti_yZr_1-y)O₃(여기서, R: Sr, Ca)로 표현될 때 0.7≤x≤1.0, 0.6≤y<1.0, 1≤m≤1.02의 범위로 조성되는 것이라면 상기 칩 소체의 보호층은 (Ba_xR_1-x)_m(Ti_y-zZr_1-y+z)O₃(여기서, R: Sr, Ca)로 표현될 때 0.7≤x≤1.0, 0.6≤y<1.0, 0.05≤z≤0.15, 1≤m≤1.02의 범위로 조성되는 것이 더욱 바람직하다. 이러한 조성을 갖는 보호층은 유전체층의 수축율보다 대략 4~10×10^-7/℃ 만큼 작아진다. 따라서, 이러한 보호층을 갖는 적층 세라믹 콘덴서는 소성후 냉각단계에서 보호층의 최상층과 최하층은 내부에 비해 적게 수축하게 되고, 이 수축율의 차이에 의해 적층 세라믹 콘덴서의 표면에는 압축응력이 잔류될 수 있어 납땜의 경우에도 균열이 발생되지 않게 된다.

상술한 바와 같이, 본 발명은 적층 세라믹 콘덴서의 보호층에 내부 유전체층에 비하여 수축이 적은 층을 적어도 1개이상 포함하도록 하여 적층 세라믹 콘덴서의 표면층과 외부전극의 접촉부에서의 균열 생성을 억제하여 납내열 특성을 향상시킬 수 있는 효과가 있다.

Claims (7)

1. 내부전극과 유전체층이 교대로 적층된 칩 소체와, 상기 소체의 양측부에 내부전극과 전기적으로 통하도록 형성된 외부전극과, 상기 소체의 상하부에 다수개의 층으로 이루어지는 보호층이 형성된 적층 세라믹 콘덴서에 있어서,

   상기 칩 소체의 상하부 보호층은 그 최상층과 최하층에 칩 소체의 유전체층보다 수축율이 작은 층을 포함함을 특징으로 하는 적층 세라믹 콘덴서
2. 제1항에 있어서, 상기 상하부의 보호층은 그 최상층과 최하층에 칩 소체의 유전체층보다 지르코니아 함량이 5~15몰% 만큼 많이 고용된 층이 적어도 1개이상 구비함을 특징으로 하는 적층 세라믹 콘덴서
3. 제1항에 있어서, 상기 칩 소체의 유전체층은 BaTiO₃계임을 특징으로 하는 적층 세라믹 콘덴서
4. 제3항에 있어서, 상기 칩 소체의 유전체층은 (Ba_xR_1-x)_m(Ti_yZr_1-y)O₃(여기서, R: Sr, Ca)로 표현될 때 0.7≤x≤1.0, 0.6≤y<1.0, 1≤m≤1.02의 범위로 조성되는 것임을 특징으로 하는 적층 세라믹 콘덴서
5. 제3항에 있어서, 상기 칩 소체의 보호층은 (Ba_xR_1-x)_m(Ti_yZr_1-y+z)O₃(여기서, R: Sr, Ca)로 표현될 때 0.7≤x≤1.0, 0.6≤y<1.0, 0.05≤z≤0.15, 1≤m≤1.02의 범위로 조성되는 것임을 특징으로 하는 적층 세라믹 콘덴서
6. 제1항에 있어서, 상기 칩 소체의 상하부 보호층은 그 최상층과 최하층에 칩 소체의 유전체층보다 수축율이 작은 층을 포함하고, 나머지 보호층은 소체 내부의 유전체층과 동일한 조성을 갖도록 구성됨을 특징으로 하는 적층 세라믹 콘덴서
7. 제1항에 있어서, 상기 칩 소체의 상하부 보호층은 적어도 3층 이상으로 구성됨을 특징으로 하는 적층 세라믹 콘덴서