KR20000035604A - 위상 동기 루프 및 그 방법 - Google Patents

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비센트 비.인그라시아
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Abstract

전압 제어 발진기(VCO;114)를 포함하는 직접 변조 위상 동기 루프(PLL)가 제공된다. 분주기(118)는 VCO에 결합된 제1 분주기 입력 및 변조 발생 제수 시퀀스를 수신하는 제2 분주기 입력을 갖는다. 위상 검출기(102)는 분주기에 결합되어 그것의 출력을 수신하는 제1 검출기 입력 및 기준 입력을 수신하는 제2 검출기 입력을 갖는다. 튜닝 회로(306, 406)는 위상 검출기 및 VCO에 결합되며, 튜닝 회로가 변조 대역폭에서 일정한 주파수 응답을 갖도록 가변 DC 기준 전위에 응답하므로, PLL이 낮은 변조 왜곡을 갖는 Ⅰ 타입 PLL이 되도록 한다.

Description

위상 동기 루프 및 그 방법{PHASE LOCK LOOP AND METHOD THEREFOR}
본 발명은 위상 동기 루프(phase-lock loops;PLLs)에 관한 것으로, 특히 직접 디지탈 변조(direct digital modulation)를 통해 왜곡이 적으며 신속하게 튜닝할 수 있는 위상 동기 루프에 관한 것이다.
PLL은 전압 제어 발진기(VCO)의 출력 위상을 안정화시키기 위한 것으로, 통상적으로 무선 시스템내에서 사용된다. PLL은, 일반적으로 분주기로 VCO의 주파수를 분주하는 주파수 분주기, 분주된 VCO 신호와 안정한 기준 신호간의 위상 차의 전압 및 전류 아날로그를 발생하는 위상 검출기 및 안정 주파수 기준, 및 위상 검출기 출력으로부터 VCO 제어 전압을 생성하는 루프 필터를 포함하는 제어 루프로 이루어진 VCO를 포함한다. 직접 디지탈 변조 PLL은 주파수 분주기의 제수(divisor)를 변경시킴으로써 VCO 출력 위상의 변조를 포함한다.
이동 통신용의 글로벌 시스템(GSM) 표준에서, 전송 VCO는 200 마이크로초내에서 90 Hz 이상의 정밀도로 100 MHz 단위로 로크할 수 있어야 한다. 이것은, 사용중이 아닐 경우 전송 서브시스템을 턴오프시킴으로써 전류 낭비를 최소화하고 턴온시에 신속하게 재개시할 필요가 있기 때문이다. 더욱이, 이러한 사양은 현저한 온도 범위 및 부분 변화에 대해 대처해야 한다는 점이 중요하다.
그러한 환경에서는 직접 디지탈 변조가 상당히 바람직하지만, 조정하기가 상당히 어렵다. 변조 왜곡을 피하는 것이 아마도 가장 어려운 관건일 것이다. GSM 시스템에서, 변조 왜곡의 기준은 글로벌 위상 에러 표준이며, 이것은 5도 rms의 변조 위상 왜곡 한계를 정한다.
변조 위상의 낮은 왜곡을 달성하기 위해, PLL 루프 필터는 안정성, 로크 시간(lock time) 및 PLL 대역폭의 통상의 설계 기준뿐만 아니라 위상 선형성을 주의하여 설계되어야 한다.
변조된 신호는 변조 대역폭을 특징으로 하는 스펙트럼을 갖는다. 변조 대역폭은 채널 중심으로부터의 오프셋 주파수 범위이며, 여기에는 변조 스펙트럼 파워가 존재한다. GSM 시스템에서, 변조 대역폭은 대략 100 KHz이다. 직접 디지탈 변조는 높은 오프셋 주파수에서 변조량의 감쇠를 피하기 위해 PPL 대역폭이 변조 대역폭보다 크게 될 필요가 있다.
더욱이, 직접 디지탈 변조 PLL의 성공적인 완성을 위해서는 원치않는 의사 방사(spurious emission)를 억제할 필요가 있다. GSM 시스템에서, 변조기로 인한 출력 무선 주파수(RF) 스펙트럼은 캐리어로부터 200 KHz 오프셋에서 30 dBC 만큼, 억제되고, 캐리어로부터 400 KHz 오프셋에서 60 dBC 만큼 억제되어야 한다. GSM 사양은 또한 채널 중심으로부터 1.8 MHz 이상의 주파수 오프셋에서의 의사 방사가 30 dBm 미만의 파워 레벨을 가질 필요가 있다. 이러한 의사 방사 제한은 PLL 대역폭에 상한을 정한다.
위상 동기 루프(PLL)가 광대역 주파수 범위에 걸쳐 신속하게 튜닝시키고, 광대역 PLL 대역폭을 규정하는 낮은 변조 왜곡을 생성하고, 높은 선택성을 규정하는 낮은 의사 방사를 생성하는 경우, 종래의 루프 필터의 구성은 부적합할 수 있었다. 종래의 Ⅱ 타입 PLL은 광 대역에 걸쳐 신속한 튜닝을 제공할 수 있으나, 일반적으로 변조 성능과 절충된다.
그러므로, 개선된 PLL을 제공하는 것이 바람직하다.
도 1은 종래의 Ⅱ 타입 PLL을 도시한 블럭도 형태의 부분적인 회로도.
도 2는 개선된 PLL을 도시한 블럭도 형태의 회로도.
도 3은 개선된 PLL의 다른 실시예를 도시한 블럭도 형태의 회로도.
도 4는 개선된 PLL의 또 다른 실시예를 도시한 블럭도 형태의 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
102 : 위상 검출기
106, 206, 306, 406 : 튜닝 회로
112 : 저역 통과 필터
114 : 전압 제어 발진기
408, 426 : 증폭기
438 : 주파수 분주기
442 : 제어기
444 : 합성기
개선된 직접 변조 위상 동기 루프(PLL)는 VCO를 포함한다. 분주기는 VCO에 결합되어 있는 제1 분주기 입력 및 변조 발생 제수 시퀀스를 수신하는 제2 분주기 입력을 구비한다. 위상 검출기는 분주기에 결합되어 그것의 출력을 수신하는 제1 검출기 입력 및 기준 입력을 수신하는 제2 검출기 입력을 구비한다. 튜닝 회로는 위상 검출기 및 VCO에 결합되며, 변조 대역폭에 걸쳐 일정한 주파수 응답을 갖도록 가변 DC 기준 전위에 응답함으로써 PLL이 낮은 변조 왜곡을 갖는Ⅰ 타입 PLL이 된다.
개선된 PLL은 매우 낮은 변조 왜곡 및 낮은 의사 스펙트럼 방사가 가능하다. 특히, 양호한 실시예에서는, 개선된 PLL은 신속한 튜닝 및 광대역 튜닝 범위를 필요로 하는 직접 변조 합성기와 같은 광대역 튜닝 범위 및 신속한 획득을 필요로 하는 어떠한 응용에서도 사용될 수 있다.
양호한 GSM 송신기는 GSM 형 셀룰러 전화용으로 필요한 가우시안 최소 시프트 키잉(GMSK) 변조를 발생하는 다중 누산기 PLL 합성기(multiple accumulator PLL synthesizer)에 기초한다. 그러한 송신기에서, 변조 처리는 분주기의 제수를 변화시키며, 가변 제수 시퀀스는 다중 누산기 시퀀스 발생기에서 발생된다. PLL은 변조 대역폭과 비슷한 대역폭을 갖는 양호한 감쇠 응답(damped response)을 가져야 하며, 이것은 예를 들어 셀룰러 전화와 같은 장치에서 100 KHz일 수 있으며, 최소 왜곡을 갖는 소망의 변조를 전송한다. 예시적 셀룰러 무선 전화 응용에 있어서, PLL은 송신기 대역에서 잡음을 억제하고 변조로 인한 출력 RF 스펙트럼의 GSM 사양의 -60 dBC 감쇠 요건을 만족시키도록 400 KHz의 오프셋에서 대략 20 dB의 제거(rejection)를 갖는다.
종래 기술에 따르며 GSM 송신기에서 사용될 수 있는 Ⅱ 타입 PLL(100;도 1)은 입력(104)에서 기준 위상을 수신하고 입력(107)에서 피드백 위상을 수신하는 위상 검출기(102)를 포함한다. 위상 검출기는 기준 입력(104)과 피드백 입력(107)간의 위상차의 전류 아날로그인 출력 신호를 생성한다. 위상 검출기(102)의 출력은 튜닝 회로(106)에 접속된다.
튜닝 회로(106)는 저항기(108) 및 캐패시터(110)를 포함한다. 이러한 기술 분야의 숙련자는 Ⅱ 타입 PLL이 루프에서 2개의 적분기를 갖는다는 것을 알 것이다. 캐패시터(110)는, 저항기(108)를 통해 위상 검출기 출력 전류원에 의해 구동되는 경우 루프 내에서 하나의 적분기가 된다. 튜닝 회로(106)는 필터(112)에 접속된 것으로 도시된다. 필터는 실제로 튜닝 회로(106) 및 필요한 임의의 부가적 필터링을 수행하는 회로를 포함한다. 저역 통과 필터의 출력은 VCO(114)에 접속되며, 그것은 제어 입력에 비례하는 주파수를 갖는 신호를 출력한다. VCO(114)는 루프 내에서 제2 적분기 역할을 한다.
VCO의 출력(116)은 위상 동기 신호이다. 위상 동기 신호는 분주기(118)에 입력된다. 분주기는 신호 주파수를 저감시키고 위상 검출기에 이 신호를 입력하며, 위상 검출기는 기준 위상 신호와 분주기(118)로부터의 피드백 신호를 비교한다. 가변 제수 시퀀스는 분주기(118)가 변조 신호를 발생하는 것에 응답하여, 입력(120)에서 입력된다.
Ⅱ 타입 PLL(100)은 저주파수에서 2차 개방 전달 함수를 가지며, 진폭 롤오프(roll-off) 및 위상 응답을 특징으로 한다. 예를 들어, PLL에는 -180도의 위상 응답에 의해 주파수 옥타브마다 12 dB의 롤오프율이 제공될 수 있다. 루프 대역폭과 대략적으로 동일한 단위 마진 주파수쪽으로 주파수가 증가함에 따라, 개방 루프 주파수 응답에서 전송률은 0이다. 전송률이 0인 주파수는 PLL(100)의 폐쇄 루프 응답의 안정성 마진, 댐핑 팩터 및 선택성에 영향을 미치며, PLL(100)이 사용될 수 있는 응용 범위를 제한하게 된다. 예를 들어, 송신기에서 PLL이 사용되는 경우, 이러한 전송률 0은, 루프 필터가 양호한 선택성 및 신속한 튜닝용으로 설계되는 경우 상당한 양의 송신기 변조의 위상 왜곡을 생성한다. 전송률이 0인 주파수를 변조 대역폭 이상으로 증가시킴으로써 왜곡이 제거될 수 있지만, 이렇게 하고 안정성을 유지하기 위해서는, 전송률이 0인 주파수의 단위 마진 대역폭을 증가시킬 필요가 있다. 그러나, 실제 송신기 응용에 있어서, 광대역 송신기의 잡음을 불충분하게 제거하게 된다.
전송률이 0인 주파수를 거의 DC로 감소시킴으로써 필요한 루프 대역폭을 제공하면서 왜곡이 감소될 수 있다. 그러나, 이것은 비현실적으로 큰 캐패시터(110) 값을 필요로 한다. 캐패시터(110)의 값은 신속한 튜닝의 요구에 의해 주로 제한되지만, 물리적 크기 및 유전체 흡수성과 같은 2차적 요소에 의해 제한된다. 일반적으로, 대용량은 PLL의 경우 획득 시간이 보다 늦어지며, 캐패시터가 물리적 크기 면에서 커지게 되며 유전체 흡수성이 커지게 된다. GSM 시스템과 같은 시스템의 송신기에 있어서, 신속한 획득에 대한 요구로 인해 큰 캐피시터의 사용이 불가능하게 된다.
튜닝 속도는, 캐패시터(110)를 획득 모드에서 위상 검출기에 의해 제공된 전류초기 전압으로부터 필요한 튜닝 전압으로 충전하는 데 걸리는 대략적인 시간이다.
Ttune=(△V*C)/Icp
여기서, Ttune= 소망의 주파수에 도달하는데 필요한 시간;
△V = 필요한 전압 변화;
C = 캐패시터 값;
Icp= 획득 중에 사용가능한 위상 검출기 전류.
Ⅱ 타입 PLL의 장점은 적절한 시간을 제공하는 경우 캐패시터가 임의의 큰 튜닝 범위를 획득하는 방법을 제공하며, 캐패시터는 임의의 위상 검출기 전류로 임의 전압으로 충전될 수 있다.
Ⅰ 타입 PLL(200;도 2)은 튜닝 회로(200)를 포함한다. 튜닝 회로(206)는 저항기(208)로 구성된다. PLL(100)은 튜닝 회로 내에 적분기를 가지지 않으며, 루프 내에 하나의 적분기만을 가진다. 하나의 적분기는 VCO(114)에 의해 영향을 받는다. 튜닝 회로내에 캐패시터를 가지지 않기 때문에, 튜닝 회로의 주파수 응답은 DC로부터 PLL 대역폭 이상의 주파수로 일정해진다.
PLL(200)은 송신률이 0인 주파수를 포함하지 않으며, 캐패시터를 포함하지 않기 때문에 Ⅱ 타입 PLL(200)에 의해 생성된 왜곡을 생성하지 않는다. 하나의 적분기만을 포함하는 PLL(200)은 본래 안정하며, 고차 루프에서 나타나는 불안정성을 야기시키지 않으면서도 PLL 대역폭을 임의로 낮게 할 수 있다. 그러므로, PLL(200)은 변조 대역폭과 동일하거나 약간 높지만, 로프 불안정성을 야기시키지 않으면서도 충분한 광대역 잡음 감쇠를 달성하기에 충분히 낮은 대역폭을 갖도록 설계될 수도 있다. 이것은, 몇몇 응용의 경우에, 변조 PLL에 있어서 변조 왜곡 및 광대역 잡음의 문제에 대한 모든 해결 방안을 포함하고 있다.
그러나, Ⅰ 타입 PLL의 경우, 캐패시터가 없기 때문에 튜닝 범위는 △f = fn*ψmax*N로 한정되며,
여기서, △f = VCO 출력에서 중심 주파수로부터의 한측 편향;
fn= 개방 루프 마진 진폭이 사용되는 PLL의 고유 주파수;
ψmax= 위상 검출기의 한측 최대 범위;
N = 피드백 분주기 비, fin/fout.
이러한 튜닝 범위 제한은, 직접 GSM 변조와 같은 몇몇 응용에 요구되는 PLL 대역폭, 기준 주파수 및 튜닝 범위를 사용하는 것을 방지할 수도 있다.
개선된 PLL(300)은 도 3에 도시되어 있다. PLL(300)은 가변 기준 튜닝 회로(306)를 포함한다. 튜닝 회로(306)는 입력(311)에 접속된 디지탈-아날로그 변환기(DAC;312)를 포함한다. 제어기(316)는 디지탈 개방 루프 주파수 제어 신호를 생성한다. DAC(315)의 출력은 DC 튜닝 전압 전위를 갖는 단자(314)에 접속된다. 입력(311)에서 디지탈 개방 루프 주파수 제어 신호의 제어하에서, DAC(312)는 단자(314)에서 가변 DC 기준 전위를 생성한다. 단자(314)에서의 튜닝 전압은 PLL이 로크되는 예상 주파수의 튜닝 전압이다.
프로그램가능한 논리 유닛, 마이크로프로세서 등일 수도 있는 제어기(316)는 PLL이 동작하리라 예상되는 각각의 주파수 범위의 경우 선정된 메모리 저장값을 포함한다. 이들 신호들은 PLL이 특정 예상 주파수 범위에 대해 동작하는 경우 DAC에 제공된다. PLL의 주파수와 연관된 단자(314)에서 접지가 아닌 기준 전위를 제공함으로써, PLL의 획득 시간이 감소된다.
PLL(300)은 튜닝 회로(306)의 단자(314)에서 기준 전위에 접속된 가변 DC 튜닝 회로(306)를 사용함으로써 PLL(100)의 주파수 범위 제한을 피한다. DAC(312)가 직류(DC) 전압원이기 때문에, 그것의 교류(AC) 전위는 접지 전위에서 남게 되며, 대역폭 및 잡음 제거와 같은 PLL 다이내믹의 모든 특징은 접지 기준 튜닝을 갖는 PLL(200)에서와 동일하다. 이러한 형태의 PLL은 PLL에서 변조 왜곡 및 광대역 잡음의 문제를 해결하며, 도 2의 PLL에 비해 개선된 튜닝 범위 기능을 갖는다. 그러나, PLL을 로크시키는 데 필요한, 단자(314)에서 +/- △V 내에서 튜닝 전압을 모르기 때문에 바람직하지 않은 PLL(300) 동작의 특징이 여전히 남아 있게 된다. VCO의 에이징 안정성(aging stability) 및 온도 안정성이 필요하며, 제어기(316)에서 입력(311)의 개방 루프 주파수 제어 신호의 측정 및 저장이 필요하다. PLL(300)은 0 볼트 +/- △V의 VCO 튜닝 전압을 필요로 하는 응용에서 가장 유용하며, 이것은 PLL의 주파수 범위를 크게 제한한다.
직접 디지탈 변조용의 개선된 PLL(400)을 포함하는 무선 통신 장치(401)가 도 4에 도시되어 있다. PLL(300)의 경우에서와 같이, 개선된 PLL(400)은 단자(409)에서 DC 기준 전위를 갖는 Ⅰ타입 PLL이다. 그러나, 튜닝 회로(406)는 Ⅰ타입 모드에서 동작 이전에 Ⅱ 타입 루프로 PLL을 자동적으로 튜닝함으로써 DC 기준 전위(409)를 발생한다. 이것은 +/- △V에서 튜닝 전압을 알아야 할 필요성을 제거하며, VCO의 온도 및 에이징 안정성 요건을 완화시키며, 도 3의 PLL(300)에 필요한 입력(311)에서 제공된 개방 루프 주파수 제어 신호의 측정 및 저장의 필요성을 제거한다.
무선 통신 장치(401;도 4)는 셀룰러 전화, 양방향 라디오, 모뎀 또는 다른 통상 장치일 수도 있다. 통신 장치(401)는 분주기(438)에서의 직접 변조를 포함하며, 입력(412)에서 전송되는 데이타를 수신한다. 변조된 데이타는 출력(116)에서 출력된다. 변조된 데이타는 안테나(410)를 통한 전송을 위해 증폭기(408)에서 증폭된다.
통신 장치에 있어서, 마이크로폰(440)에 의해 검출된 신호는 주파수 분주기(438)에 입력되기 전에 제어기(442) 및 합성기(444)에서 디지탈 신호로 변환된다. 안테나(410)를 통해 수신된 신호는 수신기(448)에서 복조되어 제어기(442)에 입력된다. 이들 신호는 제어기(442)에서 종래 방식으로 처리된 제어 신호를 포함할 수 있으며, 음성 신호는 스피커(446)를 통해 출력된다.
튜닝 회로(406)는 스위치(414 및 416)를 포함할 경우 스위치형 튜닝 회로이다. 이들 스위치(414 및 416)는 각각 입력(418 및 420)에서 제어 신호를 수신하도록 접속된다. 제어 신호는 제어기(442)에 의해 발생되며, 통신 장치가 신호와 로크되었는지 또는 위상 로크를 이미 달성하였는지를 나타낸다. 스위치는 전계 효과 트랜지스터 또는 바이폴라 트랜지스터 구성과 같은 트랜지스터를 사용하여 구현될 수 있다. 스위치(414)는 저항기(422) 및 캐패시터(424)를 통해 접지에 접속된다. 저항기(422)와 캐패시터(424)의 접점(409)은 버퍼 증폭기(426) 및 저항기(428)를 통해 스위치(416)에 접속된다.
위상 검출기는 전류원 위상 검출기로서 도시되어 있지만, 전압원 위상 검출기로서 구현될 수도 있다. 저역 통과 필터(112)는 선택 소자이며, 튜닝 회로(106, 206, 306 및 406)에 의해 제공되는 이외에 필터링이 PLL에 필요한 경우에만 제공된다. 주파수 분주기(438)는 VCO 출력(116)에서 동작하는 가변 분주기이며, 입력(120)에서의 제수에 응답한다. 제수는 양호하게는, 다중 누산기 발생기를 사용하여 발생된다. 다중 누산기 시퀀스 발생기는, 입력(120)에서의 시퀀스가 VCO 출력(116) 상에 소망의 변조를 생성하도록 동작한다. 다른 종류의 시퀀스 발생기가 사용될 수도 있다. 변조된 데이타는 대안적으로 위상 검출기 기준 입력(104)에서 입력될 수도 있으나, 그 데이타는 입력(120) 및 입력(104)의 결합을 통해 입력될 수 있다.
동작시에, 주파수 획득 동안, 회로는 스위치(414)가 온(페쇄) 상태이고 S2는 오프(개방) 상태인 Ⅱ 타입의 상태이다. 저항기(428) 및 증폭기(426)의 출력은 회로의 정지로부터 분리된다. 증폭기(426)는 고 입력 임피던스를 가지므로, 스위치(416)가 개방될 때 회로에 그다지 영향을 미치지는 않는다. 이것은 Ⅱ 타입 PLL로서 루프를 구성한다. 획득 동안, 신속한 로크를 위해서는 Ⅱ 타입 변조 왜곡은 무관하며 임의의 튜닝 범위가 필요하다. 위상 검출기는 필요한 튜닝 전압에 도달할 때까지 캐패시터(424)에 전류를 제공한다. 그 후, 루프는 로크-인 처리를 시작한다. 이러한 구성에서, 저항기(422)는 PLL의 안정성 마진 및 로크-인 동작 조건을 충족시키도록 선택된다. 캐피시터(424)는 필요한 획득 시간을 달성하도록 선택되므로, 신속한 획득을 가능하게 하도록 저 용량을 갖는다.
임의의 적절한 종래의 방식에서 확인된 주파수가 일단 획득되면, 스위치(414)를 턴오프(개방)시키고 스위치(416)를 턴온(폐쇄)시킴으로써 루프는Ⅰ 타입 상태로 재구성된다. 스위치(414)가 오프되면, 저항기(422)는 회로로부터 제거되며 필요한 튜닝 전압으로 충전되는 캐패시터(424)는 분리된다. 캐패시터(424)는 누설 영향을 받는 동안 이러한 전압을 유지한다. 이러한 전압은 증폭기(426), 단위 마진 전압 증폭기 또는 버퍼에서유지된다. 증폭기(426) 및 캐패시터(424)는 캐피시터 전압에서 저 임피던스 전압원으로서 기능한다. 스위치(416)가 온되면서, 접지로 되는 대신에 공칭의 튜닝 전압이 저항기(428)에 오프셋으로서 인가된다.
도 4의 실시예에서, 위상 검출기(102)의 출력 단자는 공칭의 튜닝 전압인 기준에 접속된다. 따라서, 위상 검출기(102)는 주파수를 유지하도록 임의의 직류(DC) 입력을 제공할 필요가 없다. 대신에, 위상 검출기는 DC 오프셋 및 캐패시터 드리프트만을 보상할 필요가 있다. 소망의 데이타 변조와 같은 다이나믹 위상 시프트를 트랙킹하도록 작은 교류를 주입한다. 증폭기(426)의 출력 임피던스가 낮기 때문에, 증폭기는 AC 신호에 대한 접지와의 접속부로서 기능하여, Ⅰ 타입 루프와 역학적으로 등가로 만든다. 이러한 다이나믹 등가는 변조 왜곡이 종래의 접지 기준 Ⅰ 타입 루프에서와 같이 낮다는 것을 의미한다.
Ⅰ 타입 구성에서 증폭기(426)에 의해 분리되었지만, 캐패시터(424)는 자기 누설과 같은 영향, 스위치(414)와 같은 회로 접속의 유한 저항, 및 증폭기(426)의 입력에 필요한 바이어스 전류로 인해 느리게 방전된다. 캐패시터(424)에서의 전압 변화는 증폭기426)의 출력에서의 대응하는 변화를 생성한다. PLL(400)은, 일정한 튜닝 전압을 유지하도록 VCO의 위상을 조정하며, 위상 검출기(102)의 출력 전류를 조정한다. 저항기(422) 양단의 전압이 일정 튜닝 전압과 증폭기(426)의 출력간의 차이기 때문에, 증폭기의 출력의 변화로 인해 대응하는 위상 변화를 발생시킨다. 캐패시터 전압 변화와 VCO 출력 위상간의 관계는 다음과 같이 표현될 수 있다.
δψ(t)= -N*(1/Kψ)*(δVc(t)/R1)
여기서, δψ(t) = VCO 출력 위상의 변화, 라디아;
δVc(t) = 캐패시터 C1의 전압 변화;
Kψ= 위상 검출기 마진, Amps/Radia
방전은, 캐패시터로부터 일정한 뉴설 전류에 의해 생성되기 때문에 통상적으로 선형적이다. 전압 드리프트는,
δVc(t) = -(lleak/C)*t
여기서, lleak= 캐패시터에서 방출되는 누설 전류
이것을 상기 식에 대입시키면,
δψ(t)= N*(1/Kψ)*(lleak/R1*C)*t
이러한 위상 드리프트의 편향은 일정 주파수 시프트이다:
δω = N*(1/Kψ)*(lleak/R1*C)
그러므로, 주파수 에러 조건을 만족하도록 누설이 제어되어야 한다.
증폭기(426)의 출력 잡음은 상기 캐패시터 드리프트를 관리하는 동일한 식에 의해 위상 잡음으로 직접 변화된다.
ψn(t)= -N*(1/Kψ)*(νN(t)/R1)
사용된 연산 증폭기는, 출력 스펙트럼의 순도 조건을 만족시키도록 엄격한 주파수 범위에서 특정한 잡음 성능을 가져야 한다.
PLL(400)의 고성능 변조 특성은, 아날로그 및 디지탈 무선 서브시스템을 포함하는 직접 변조 기술을 사용하는 임의의 주파수 합성 서브시스템에 응용할 수도 있다. 신속한 튜닝 특징은 직접 변조 기술을 사용하고 시분할 다중 액세스(RDMA) 및 주파수 호핑 확산 스펙트럼과 같은 신속한 튜닝을 필요로 하는 임의의 서브시스템에 부가적인 응용성을 갖는다.
트랙 및 홀드 회로는 캐패시터(424), 증폭기(426) 및 스위치(414 및 416)에 의해 제공된다. 트랙 및 홀드 회로는 Ⅱ 타입 PLL 필터로부터Ⅰ 타입 PLL 필터로 평탄한 트랜지션을 제공한다. Ⅱ 타입의 PLL 필터는 튜닝 범위 가능성에 대해 주파수 획득 동안에 사용된다. Ⅰ 타입 필터는 트랙킹 모드 동안에 양호한 변조 성능을 유지하도록 사용된다. 데이타 버스트가 비교적 짧고, 송수신기가 모든 버스트의 개시시에 주파수를 획득하여 버스트들 간의 파워를 저감시키는 GSM TDMA 시스템에서, 신속한 획득을 용이하게 하고 대략 1 밀리초의 홀딩 기간을 충족시키도록 캐패시터는 작다(예를 들어, 0.01 ㎌).
따라서, 양호한 GSM 송신기는 GSM 기준 셀룰러 전화용 필요한 Gaussian Minimum Shift Keying (GMSK) 변조를 발생하는 다중 누산기 PLL 합성기를 결합하여 이루어질 수 있다. PLL은 최소 왜곡을 갖는 소망의 변조를 전달하기 위한 변조 대역폭 정도의 대역폭을 갖는 양호하게 저감된 응답을 갖는다. PLL은 송신기 대역에서 잡음을 억제하고 변조로 인해 출력 RF 스펙트럼의 GSM 사양의 -60 dBC를 만족시키도록 400 KHz의 오프셋에서 소망의 제거를 제공한다.
본 발명에 따르면, 개선된 PLL이 제공된다는 것을 알 수 있을 것이다. PLL은 단일 채널을 신속히 획득하기 위해 작은 캐패시터를 사용한다. 캐패시터의 전위는 소망의 글로벌 잡음 성능을 제공하는 획득 후에 유지된다.

Claims (10)

  1. 변조 대역폭을 갖는 직접 변조 위상 동기 루프(PLL)에 있어서,
    전압 제어 발진기(VCO;114);
    상기 VCO에 결합된 제1 분주기 및 변조 발생 제수 시퀀스(a modulation inducing divisor sequence)를 수신하는 제2 분주기 입력을 갖는 분주기(118);
    상기 분주기에 결합되어 상기 분주기의 출력을 수신하는 제1 검출기 입력 및 기준 입력을 수신하는 제2 검출기 입력을 갖는 위상 검출기(102);
    상기 위상 검출기 및 상기 VCO에 결합되며, 변조 대역폭에서 일정한 주파수 응답을 갖도록 가변 DC 기준 전위에 응답하는 튜닝 회로(106, 206, 306, 406)를 포함함으로써, PLL이 낮은 변조 왜곡을 갖는 Ⅰ 타입 PLL이 되는 것을 특징으로 하는 직접 변조 위상 동기 루프.
  2. 제1항에 있어서, 상기 튜닝 회로에 결합되며 상기 VCO의 입력에 접속된 출력을 갖는 저역 통과 필터(112)를 포함하는 것을 특징으로 하는 직접 변조 위상 동기 루프.
  3. 제1항에 있어서, 상기 튜닝 회로는 PLL의 튜닝 주파수와 연관된 가변 DC 전위를 발생하는 DC 기준 전위 발생 회로에 결합되는 것을 특징으로 하는 직접 변조 위상 동기 루프.
  4. 제1항에 있어서, 상기 가변 DC 기준 전위는, PLL에 의한 획득(acquisition) 동안 상기 위상 검출기의 출력을 샘플링하고 획득 후에 샘플 값을 홀딩함으로써 발생되는 것을 특징으로 하는 직접 변조 위상 동기 루프.
  5. 제4항에 있어서, 상기 튜닝 회로는 저항기 및 캐패시터를 통해 접지에 접속된 제1 스위치 소자(414) 및 증폭기(426)를 통해 저항기와 캐패시터의 접점에 접속된 제2 스위치 소자(416)를 포함하는 것을 특징으로 하는 직접 변조 위상 동기 루프.
  6. 위상 검출기(102), 튜닝 회로(106, 206, 306, 406), 전압 제어 발진기 및 주파수 분주기를 포함하는 PLL에서의 직접 디지탈 변조를 제공하는 방법에 있어서,
    주파수 획득 동안 PLL을 Ⅱ 타입 필터로서 동작시키는 단계; 및
    양호한 변조 성능을 유지하도록 트랙킹 모드 동안 PLL을 Ⅰ 타입 필터로서 동작시키는 단계
    를 포함하는 것을 특징으로 하는 직접 디지탈 변조를 제공하는 방법.
  7. 제6항에 있어서, 상기 PLL을 Ⅱ 타입 필터로서 동작시키는 단계는, 획득 동안 상기 위상 검출기의 출력을 샘플링하는 캐패시터를 접속시키는 단계를 포함하는 것을 특징으로 하는 직접 디지탈 변조를 제공하는 방법.
  8. 제6항에 있어서, 상기 PLL을 Ⅰ 타입 필터로서 동작시키는 단계는, 트랙킹 동안 캐피시터에 전압을 홀딩하는 단계를 포함하는 것을 특징으로 하는 직접 디지탈 변조를 제공하는 방법.
  9. 위상 검출기(102);
    제어 신호 수신용의 제어 입력을 갖는 스위치형 튜닝 회로(406);
    상기 스위치형 튜닝 회로에 결합된 저역 통과 필터(112);
    상기 저역 통과 필터에 결합된 전압 제어 발진기(114); 및
    상기 전압 제어 발진기와 상기 위상 검출기 사이에 결합된 주파수 분주기(438)
    를 포함하며, 상기 스위치형 튜닝 회로는 획득 동안 직렬 접속된 저항기와 캐패시터, 및 트랙킹 모드 동안 획득 전위를 홀드하는 홀드 회로를 포함하는 것을 특징으로 하는 PLL.
  10. 제9항에 있어서, 상기 스위치형 튜닝 회로는 제1 저항기(422), 제2 저항기(428), 캐패시터(424) 및 증폭기(426)를 포함하며, 상기 증폭기는 상기 제1 저항기와 상기 캐패시터의 접점에 접속되고 상기 제2 저항기에 접속된 출력을 가지며, 상기 제1 및 제2 저항기는 각각의 스위치를 통해 상기 위상 검출기에 선택적으로 접속되는 것을 특징으로 하는 PLL.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3839117B2 (ja) * 1997-01-30 2006-11-01 株式会社ルネサステクノロジ Ｐｌｌ回路およびそれを用いた無線通信端末機器
JP4089003B2 (ja) * 1998-04-01 2008-05-21 ソニー株式会社 受信機及び受信方法
US6418174B1 (en) * 1999-02-19 2002-07-09 Rf Micro Devices, Inc. Frequency shift key modulator
JP4206558B2 (ja) * 1999-04-26 2009-01-14 横河電機株式会社 位相変動発生回路、及び位相変動発生方法
US6515526B2 (en) 1999-04-26 2003-02-04 Ando Electric Co., Ltd. Phase fluctuation generation
US7236541B1 (en) * 1999-06-03 2007-06-26 Analog Devices, Inc. Translation loop modulator
US6631169B1 (en) * 1999-12-27 2003-10-07 Syncomm Technology Corporation Apparatus and method for GMSK baseband modulation based on a reference phase to be simplified
US20020025791A1 (en) * 2000-03-20 2002-02-28 Englert John W. Handheld two-way radio with digital selective calling
US6339368B1 (en) * 2000-03-31 2002-01-15 Zilog, Inc. Circuit for automatically driving mechanical device at its resonance frequency
US6396355B1 (en) * 2000-04-12 2002-05-28 Rockwell Collins, Inc. Signal generator having fine resolution and low phase noise
US6664826B1 (en) * 2000-07-20 2003-12-16 Motorola, Inc. Loop filter and amplifier for improved phase margin and decreased phase noise with VCOs
US6851493B2 (en) * 2000-12-01 2005-02-08 Texas Instruments Incorporated Digital PLL with gear shift
WO2002067413A2 (en) 2001-02-16 2002-08-29 Analog Devices, Inc. Transmitter and receiver circuit for radio frequency
DE10108636A1 (de) 2001-02-22 2002-09-19 Infineon Technologies Ag Abgleichverfahren und Abgleicheinrichtung für PLL-Schaltung zur Zwei-Punkt-Modulation
GB0104535D0 (en) * 2001-02-23 2001-04-11 Univ Bristol Digital cartesian loop
GB0121713D0 (en) * 2001-09-07 2001-10-31 Nokia Corp Accumulator based phase locked loop
US6680654B2 (en) * 2001-10-24 2004-01-20 Northrop Grumman Corporation Phase locked loop with offset cancellation
US6717475B2 (en) * 2001-11-01 2004-04-06 Skyworks Solutions, Inc. Fast-acquisition phase-locked loop
US6728651B1 (en) * 2002-03-13 2004-04-27 Ltx Corporation Methods and apparatuses for digitally tuning a phased-lock loop circuit
DE10242364A1 (de) 2002-09-12 2004-03-25 Infineon Technologies Ag Phasenregelkreis
DE10255863B4 (de) * 2002-11-29 2008-07-31 Infineon Technologies Ag Phasenregelschleife
US7236756B2 (en) * 2002-12-13 2007-06-26 Freescale Semiconductors, Inc. Tuning signal generator and method thereof
US8412116B1 (en) * 2002-12-20 2013-04-02 Qualcomm Incorporated Wireless transceiver
CN1799195B (zh) * 2003-06-03 2010-06-02 Nxp股份有限公司 低通滤波器和电子器件
US7095992B2 (en) * 2003-12-19 2006-08-22 Broadcom Corporation Phase locked loop calibration
JP4063779B2 (ja) * 2004-02-27 2008-03-19 三洋電機株式会社 Ｐｌｌ回路
DE102004014204B4 (de) * 2004-03-23 2006-11-09 Infineon Technologies Ag Phasenregelkreis und Verfahren zur Phasenkorrektur eines frequenzsteuerbaren Oszillators
JP4815572B2 (ja) * 2004-09-13 2011-11-16 エスティー‐エリクソン、ソシエテ、アノニム 補償された高速ｐｌｌ回路
DE102004046404B4 (de) * 2004-09-24 2006-07-20 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Bestimmen einer Frequenzdrift in einem Phasenregelkreis
EP1830533A1 (en) * 2004-12-24 2007-09-05 Matsushita Electric Industrial Co., Ltd. Phase modulating apparatus, communication device, mobile wireless unit, and phase modulating method
US7283001B2 (en) * 2005-05-12 2007-10-16 Cirrus Logic, Inc. Noise-shaping amplifier with waveform lock
US7412215B1 (en) * 2005-06-03 2008-08-12 Rf Micro Devices, Inc. System and method for transitioning from one PLL feedback source to another
US7755437B2 (en) * 2005-08-24 2010-07-13 Qualcomm Incorporated Phase locked loop system having locking and tracking modes of operation
US7436228B1 (en) * 2005-12-22 2008-10-14 Altera Corporation Variable-bandwidth loop filter methods and apparatus
EP2003783A4 (en) * 2006-03-31 2011-03-09 Nihon Dempa Kogyo Co DIGITAL PROCESSING DEVICE
US8674754B2 (en) 2007-02-09 2014-03-18 Intel Mobile Communications GmbH Loop filter and phase-locked loop
WO2008107736A1 (en) * 2007-03-02 2008-09-12 Freescale Semiconductor, Inc. Wireless communication unit, integrated circuit comprising a voltage controlled oscillator and method of operation therefor
US8050634B2 (en) * 2008-04-18 2011-11-01 Telefonaktiebolaget L M Ericsson (Publ) Transceiver with isolated receiver
DE102008035456B4 (de) * 2008-07-30 2012-09-06 Lantiq Deutschland Gmbh Schaltungsanordnung und Verfahren zur Erzeugung eines Signals mit im Wesentlichen konstantem Signalpegel
JP2010135956A (ja) * 2008-12-03 2010-06-17 Renesas Electronics Corp Ｐｌｌ回路およびその制御方法
US8446193B2 (en) * 2011-05-02 2013-05-21 National Semiconductor Corporation Apparatus and method to hold PLL output frequency when input clock is lost
CN112636747A (zh) * 2020-12-22 2021-04-09 成都华微电子科技有限公司 锁相环参考杂散快速仿真方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3831195A (en) * 1973-07-27 1974-08-20 Burroughs Corp Multi-mode clock recovery circuit for self-clocking encoded data
JPS59133738A (ja) * 1983-01-20 1984-08-01 Yaesu Musen Co Ltd Ｐｌｌシンセサイザ方式
US5111162A (en) * 1991-05-03 1992-05-05 Motorola, Inc. Digital frequency synthesizer having AFC and modulation applied to frequency divider
US5168245A (en) * 1991-10-30 1992-12-01 International Business Machines Corporation Monolithic digital phaselock loop circuit having an expanded pull-in range
DE4201415A1 (de) * 1992-01-21 1993-07-22 Telefunken Microelectron Kombiniertes funksende- und -empfangsgeraet mit einer pll-schaltung
US5424688A (en) * 1993-07-02 1995-06-13 Rockwell International Corp. Frequency synthesizer apparatus incorporating phase modulation tracking means
US5802450A (en) * 1996-04-19 1998-09-01 Ericsson Inc. Transmit sequencing
GB2317279B (en) * 1996-09-11 2001-01-24 Nec Technologies Frequency synthesisers
US5900785A (en) * 1996-11-13 1999-05-04 Ericsson Inc. System and method for offsetting load switching transients in a frequency synthesizer
US5933058A (en) * 1996-11-22 1999-08-03 Zoran Corporation Self-tuning clock recovery phase-locked loop circuit
US5936445A (en) * 1997-03-21 1999-08-10 Plato Labs, Inc. PLL-based differential tuner circuit

Also Published As

Publication number Publication date
CN1255782A (zh) 2000-06-07
GB2344006B (en) 2001-01-17
DE19954255B4 (de) 2004-09-30
JP2000165459A (ja) 2000-06-16
BR9905641A (pt) 2000-10-03
DE19954255A1 (de) 2000-06-08
GB9926094D0 (en) 2000-01-12
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US6157271A (en) 2000-12-05

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