KR20000031552A - 결함구제를 위한 반도체소자의 구조 및 그 제조방법 - Google Patents
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Abstract
결함구제를 위한 반도체소자의 구조 및 그 제조방법이 개시된다. 이에 의하면, 리던던시(redundancy) 메모리셀 영역의 일부 영역 상에 노출된 퓨즈가 주 메모리셀 영역 상의 보호막보다 얇은 두께의 보호막으로 보호된다.
따라서, 레이저빔의 조사 에너지가 높아지고, 스폿 사이즈가 커지더라도 인접 퓨즈의 손상없이 원하는 퓨즈가 커팅될 수 있으므로 레이저빔의 조사 에너지에 대한 공정 여유가 많아지고, 스폿 사이즈를 줄이기 위한 포커스의 미세 관리에 대한 여유가 많아져 그 만큼 결함구제의 용이성과 신뢰성이 향상된다.
Description
본 발명은 반도체소자의 구조 및 그 제조방법에 관한 것으로, 더욱 상세하게는 퓨즈(fuse)를 레이저빔에 의해 커팅할 때 그 이웃한 퓨즈의 손상을 보호하도록 한 결함구제를 위한 반도체소자의 구조 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 메모리소자, 예를 들어 디램(DRAM)의 집적도가 높아짐에 따라 디램의 메모리 셀(cell)의 사이즈는 축소된다. 디램의 많은 메모리셀들 중 한 개라도 결함이 있으면, 그 디램은 제품으로서의 역할을 제대로 수행할 수 없기 때문에 불량품으로 처리된다. 하지만, 디램의 고집적도가 지속적으로 이루어지면서 소수의 메모리셀에만 결함이 발생할 확률이 높아짐에도 불구하고 이러한 디램을 전량 불량품으로 폐기 처리하는 것은 양품의 수율(yield)을 낮추는, 바람직하지 못한 처리방식으로 인식되어 왔다.
그래서, 최근에는 디램 내에 주 메모리셀과 더불어 리던던시(redundancy) 메모리셀을 추가로 설치하여 놓고, 주 메모리셀에 결함이 발생할 경우, 불량한 주 메모리셀을 리던던시 메모리셀로 대체시킴으로써 디램의 수율을 향상시키는 방식이 채용되기 시작하였다.
디램의 리던던시 메모리셀은 서브어레이블럭(sub-array block)별로 설치되는데 256K 셀 어레이마다 여분의(spare) 로우/컬럼 라인이 미리 설치된다. 결함이 발생된 불량 주 메모리셀을 로우/컬럼 라인 단위로 여분의 메모리셀로 대체하는 방식이 주로 사용된다. 웨이퍼 레벨의 공정이 완료되면, 테스트 단계에서 불량 메모리셀을 선별하고 그에 해당하는 어드레스를 여분의 메모리셀의 어드레스로 바꾸어주는 프로그래밍이 내부회로에 행해진다. 따라서, 불량 로우/컬럼 라인에 해당하는 어드레스가 입력되면, 불량 로우/컬럼 라인 대신에 여분의 로우/컬럼 라인이 선택된다.
이러한 프로그래밍방식에는 과전류로 퓨즈를 녹여 끊어버리는 방식, 레이저빔으로 퓨즈를 태워 끊어버리는 방식, 레이저빔으로 접합(junction)을 쇼트(short)시키는 방식, 이피롬(EPROM) 메모리셀로 프로그래밍하는 방식 등이 있다. 이러한 방법들 중에서 레이저빔을 이용한 퓨즈절단방법이 단순하면서도 확실하고 퓨즈의 레이아웃(layout)도 용이하기 때문에 널리 이용된다. 퓨즈로는 다결정실리콘배선이나 금속배선이 사용된다. 이러한 내용과 관련하여 "Laser programmable redundancy and yield improvement in a 64K dynamic random-access memory"라는 제목의 논문이 IEEE trans. Electron Device, vol. ED-26,pp853-860,1979에 개시된 바 있다.
한편, 레이저빔을 이용하여 불량 컬럼/로우 라인을 여분의 컬럼/로우 라인으로 대체하는 프로그래밍방식에는 물리적 방법과 논리적 방법이 있다. 물리적 방법으로는 결함 컬럼/로우 라인을 여분의 컬럼/로우 라인으로 대체하는 방법과 결함 컬럼/로우 라인에 해당하는 디코더를 불활성화하는 방법이 있다.
전자의 방법에서는 불량 셀의 선택선이 여분의 셀에 대한 선택선으로 1:1 대체되므로 불량 컬럼/로우 라인을 불활성화하기 위한 어드레스 비교시간이 불필요하여 리던던시 셀의 리페어(repair)에 따른 속도손실이 없다. 그러나, 이 방법은 퓨즈의 레이아웃 피치(pitch)를 워드라인 피치에 일치하여야 하므로 면적이나 퓨즈 블로잉(blowing)의 정확도 등의 점에서 고집적화에 불리하다.
그래서, 디코더회로 내에 퓨즈를 삽입하여 불량 컬럼/로우 라인에 해당하는 디코더를 디코더 레벨에서 불활성화하는 후자의 방법이 주로 사용되어 왔다. 일반적으로 디램은 4개의 워드라인마다 1개의 디코더를 공유하고 있으므로 퓨즈의 레이아웃 피치가 그만큼 넓어진다. 하지만, 고집적화에 따라 퓨즈의 개수가 크게 증가하므로 이 방법도 고집적화에 적합하지 않다.
논리적 방법은 불량 워드라인에 해당하는 어드레스가 입력되면, 정상의 디코더를 디스에이블(disable)시키는 펄스를 발생시켜서 정상의 워드라인들의 동작을 차단하고 여분의 워드라인만을 동작시키도록 제어하는 방식이다. 이 방식에서는 입력된 어드레스가 불량 셀을 선택하는 지의 여부를 판정하는 어드레스 비교회로의 판정 결과에 따라 발생하는 신호로 정상의 디코더를 비선택으로 하는 것이므로 비교회로 내의 판정시간만큼 억세스시간 손실이 발생한다.
이밖에 정해진 개수의 여분의 셀로 더욱 많은 불량 셀을 대체하기 위해 여분의 워드라인을 다수개 설치하여 리페어 효율을 높이기 위한 방식과 퓨즈 개수를 줄이면서도 리페어 효율을 유지하는 방법 등이 연구되고 있다.
한편, 최근에 들어 MDL(merged DRAM/logic) 공정이 주목받고 있는데, 이는 트랜지스터의 성능이 우수하고 메모리의 집적도가 높은 장점과 다층배선공정의 장점과 로직회로와 디램을 1칩에 혼재하는 특징을 갖고 있다. 기존의 디램공정에서는 다층배선이 요구되지 않기 때문에 워드라인으로 사용되는 다결정실리콘층이 퓨즈로 사용되어 왔다. 하지만, MDL공정에서는 다층배선이 요구되고 이로 인한 최상층 층간절연막의 표면 단차가 심하기 때문에 워드라인으로 사용되는 다결정실리콘이 퓨즈의 재질로 사용되지 않고 최상층 금속배선의 일부가 퓨즈로 사용되어 왔다.
MDL공정을 이용한 종래의 반도체소자에서는 도 1에 도시된 바와 같이, 반도체기판(10)의 주 메모리셀 영역과 리던던시 메모리셀 영역 상에 층간절연막(20)이 적층되고, 층간절연막(20) 상에 최종의 금속배선들(30)이 배열되고, 금속배선들(30)의 보호를 위해 금속배선들(30)을 포함한 층간절연막(20) 상에 제 1 보호막(40)이 적층된다.
금속배선들(30)은 하층이 퓨즈용 Ti/TiN층(31)이고 중간층이 알루미늄층(33)이고 상층이 캡층용 TiN층(35)인 다층구조로 이루어지되, 리던던시 메모리셀 영역 의 일부 영역 상에 형성된, 제 1 보호막(40)의 개구부에서 Ti/TiN층(31a),(31b),(31c),(31d)의 단층구조로 이루어진다.
물론, 설명의 편의상 반도체기판(10)에 하부구조물이 도시되지 않았으나 트랜지스터, 적층형 커패시터, 층간절연막, 콘택플러그, 워드라인, 비트라인, 금속배선 등과 같은 하부구조물이 통상적인 방법에 형성되어 있음은 당연하다.
이와 같이 구성된 반도체소자의 경우, 결함구제가 필요한 금속배선의 퓨즈가 Ti/TiN층(31a)이라고 가정하면, Ti/TiN층(31a)이 통상 0.15μJ의 에너지를 갖는 레이저빔(도시 안됨)의 조사에 의해 커팅된다.
그러나, 종래에는 Ti/TiN층(31a),(31b),(31c),(31d)이 모두 노출되므로 Ti/TiN층(31a)의 커팅을 위해 레이저빔이 1 보호막(40)의 개구부를 거쳐 Ti/TiN층(31a)에 조사될 때 Ti/TiN층(31a)에 조사된 레이저빔의 일부가 결함구제가 필요없는 인접한 Ti/TiN층(31b),(31c)으로 반사할 가능성이 높다. 이로써 Ti/TiN층(31b),(31c)의 손상이 유발되기 쉽다.
이를 좀 더 상세히 언급하면, 레이저빔을 조사하는 레이저장치(도시 안됨)의 오동작으로 인하여 레이저빔이 0.15μJ의 정해진 에너지보다 높은 에너지로 Ti/TiN층(31a)에 조사될 때, Ti/TiN층(31b),(31c)이 손상되기 쉽다. 따라서, 손상이 약한 경우, Ti/TiN층(31b),(31c),(31d)은 일부 커팅된 불안정한 상태가 되고, 손상이 심한 손상을 받는 경우, Ti/TiN층(31b),(31c)은 완전히 커팅될 수 있다.
반면에, 레이저빔이 0.15μJ의 에너지보다 낮은 에너지로 Ti/TiN층(31a)에 조사될 때, Ti/TiN층(31a)이 제대로 커팅되지 않을 수 있다.
또한, 레이저빔의 포커스가 제대로 이루어지지 않아서 레이저빔이 정해진 스폿(spot) 사이즈보다 큰 스폿 사이즈로 Ti/TiN층(31a)에 조사될 때 Ti/TiN층(31a)과 더불어 Ti/TiN층(31b),(31c)도 커팅되기 쉽다.
결과적으로, 종래에는 결함구제를 위해 레이저빔의 에너지를 정해진 규격대로 철저하게 관리하여야 할 뿐만 아니라 레이저빔의 포커스를 미세하게 관리하여야 하므로 결함구제의 공정조건이 까다롭고, 결함구제의 공정신뢰성이 낮은 문제점이 있다.
따라서, 본 발명의 목적은 원하는 퓨즈를 인접 퓨즈의 손상 없이 레이저빔으로 처리하여 결함구제의 용이성을 확보하는 것이다.
또한, 본 발명의 다른 목적은 원하는 퓨즈를 인접 퓨즈의 손상 없이 레이저빔으로 처리하여 결함구제의 신뢰성을 확보하는 것이다.
도 1은 종래 기술에 의한 결함구제를 위한 반도체소자의 구조를 나타낸 단면도.
도 2는 본 발명에 의한 결함구제를 위한 반도체소자의 구조를 나타낸 단면도.
도 3 내지 도 6은 본 발명에 의한 결함 구제를 위한 반도체소자의 구조를 제조하는 방법을 나타낸 공정도.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체기판 20: 층간절연막 30: 금속배선 31: Ti/TiN층 33: 알루미늄층 35: TiN층 40: 제 1 보호막 50: 개구부 60: 감광막 70: 제 2 보호막
이와 같은 목적을 달성하기 위한 본 발명에 의한 결함구제를 위한 반도체소자의 구조는 주 메모리셀 영역과 리던던시 메모리셀 영역을 갖는 반도체기판, 상기 반도체기판 상에 적층된 층간절연막, 상기 층간절연막 상에 퓨즈를 포함한 다층구조를 가지며 배열되되, 상기 리던던시 메모리셀 영역의 일부 영역 상의 일련의 퓨즈가 노출된 금속배선들, 상기 금속배선들을 보호하기 위해 상기 퓨즈가 노출된 영역 이외 영역의 금속배선들 상에 적층된 제 1 보호막, 그리고 상기 노출된 퓨즈 중 소정 퓨즈에 결함구제를 위한 레이저빔이 조사될 때 그 이웃한 퓨즈의 손상을 보호하기 위해 상기 노출된 퓨즈 상에 적층된 제 2 보호막을 포함하는 것을 특징으로 한다.
제 2 보호막은 제 1 보호막보다 얇은 두께, 바람직하게는 100Å 내지 10000Å의 두께 범위 내에서 원하는 두께를 가지며, 더욱 바람직하게는 3000Å의 두께를 갖는다. 또한, 제 2 보호막은 단일막 구조 또는 다층막 구조로 이루어질 수 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 결함구제를 위한 반도체소자의 구조 제조방법은 반도체기판의 주 메모리셀 영역과 리던던시 메모리셀 영역 상에 층간절연막을 적층하는 단계, 상기 층간절연막 상에 퓨즈를 포함한 다층구조를 갖는 금속배선들을 배열하는 단계, 상기 금속배선들을 보호하기 위해 상기 금속배선들 상에 제 1 보호막을 적층하는 단계, 상기 리던던시 메모리셀 영역의 일부 영역 상의 일련의 퓨즈들을 노출시키기 위해 상기 제 1 보호막의 소정 영역에 개구부를 형성한 후 상기 개구부 내의 금속배선들을 식각하는 단계; 그리고 상기 노출된 퓨즈 중 소정 퓨즈에 결함구제를 위한 레이저빔이 조사될 때 그 이웃한 퓨즈의 손상을 보호하기 위해 상기 노출된 퓨즈 상에 제 2 보호막을 적층하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 제 2 보호막은 제 1 보호막보다 얇은 두께, 바람직하게는 100Å 내지 10000Å의 두께 범위 내에서 원하는 두께, 더욱 바람직하게는 3000Å의 두께로 형성된다. 또한, 제 2 보호막은 단일막 구조 또는 다층막 구조로 형성될 수 있다.
따라서, 본 발명에 의하면, 레이저빔의 조사 에너지가 높아지고 스폿 사이즈가 커지더라도 인접 퓨즈의 손상없이 원하는 퓨즈가 커팅되므로 레이저빔의 조사 에너지에 대한 여유가 많아지고, 스폿 사이즈를 줄이기 위해 레이저빔의 포커스를 미세하게 관리하지 않아도 좋으므로 그 만큼 레이저빔 조사의 공정조건이 쉬워지고 결함구제의 신뢰성이 향상된다.
이하, 본 발명에 의한 결함구제를 위한 반도체소자의 구조 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 도 2는 본 발명에 의한 결함구제를 위한 반도체소자의 구조를 나타낸 단면도이고, 도 3 내지 도 6은 본 발명에 의한 결함 구제를 위한 반도체소자의 구조를 제조하는 방법을 나타낸 공정도이다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여한다.
도 2를 참조하면, 본 발명의 반도체소자에서는 반도체기판(10)의 주 메모리셀 영역과 리던던시 메모리셀 영역 상에 층간절연막(20)이 적층되고, 층간절연막(20)상에 최종의 금속배선들(30)이 배열되고, 금속배선들(30)의 보호를 위해 금속배선들(30)을 포함한 층간절연막(20) 상에 제 1 보호막(40)이 적층된다.
금속배선들(30)은 하층이 퓨즈용 Ti/TiN층(31)이고 중간층이 알루미늄층(33)이고 상층이 캡층용 TiN층(35)인 다층구조로 이루어지되, 리던던시 메모리셀 영역의 일부 영역 상에 형성된, 제 1 보호막(40)의 개구부에서 Ti/TiN층(31a),(31b),(31c),(31d)의 단층구조로 이루어진다.
또한, 결함구제를 위해 원하는 퓨즈에 레이저빔이 조사될 때 인접 퓨즈의 손상을 방지하기 위해 Ti/TiN층(31a),(31b),(31c),(31d)을 포함한 제 1 보호막(40) 상에 제 2 보호막(70)이 적층된다.
바람직하게는 제 2 보호막(70)은 제 1 보호막(40)보다 얇은 두께, 예를 들어 100Å 내지 10000Å의 두께 범위로 이루어지고, 더욱 바람직하게는 3000Å의 두께로 이루어진다.
물론, 설명의 편의상 반도체기판(10)에 하부구조물이 도시되지 않았으나 트랜지스터, 적층형 커패시터, 층간절연막, 콘택플러그, 워드라인, 비트라인, 금속배선 등과 같은 하부구조물이 통상적인 방법에 형성되어 있음은 당연하다.
이와 같이 구성된 반도체소자의 구조를 제조하는 방법을 도 3 내지 도 6을 참조하여 설명하기로 한다.
도 3을 참조하면, 먼저, 반도체기판(20)의 주 메모리셀 영역과 리던던시 메모리셀 영역 상에 층간절연막(20)을 적층하고 평탄화시킨다. 설명의 편의상 반도체기판(20)에 하부구조물이 도시되지 않았으나 트랜지스터, 적층형 커패시터, 층간절연막, 워드라인, 비트라인, 하층 배선 등과 같은 하부구조물이 통상적인 방법에 형성되어 있음은 당연하다.
이어서, 층간절연막(20) 상에 최종의 금속배선들(30)을 형성한다. 이를 좀 더 상세히 언급하면, 층간절연막(20) 상에 퓨즈용 Ti/TiN층(31)과 알루미늄층(33)과 캡층용 TiN층(35)을 순차적으로 적층한다. 바람직하게는 Ti/TiN층(31)은 100Å 내지 2000Å의 두께 범위 내에서 원하는 두께로 이루어진다.
그런 다음, 사진식각공정을 이용하여 원하는 영역 이외의 TiN층(35)과 알루미늄층(33) 및 Ti/TiN층(31)을 순차적으로 제거하여 층간절연막(20) 상에 금속배선들(30)의 패턴을 형성한다.
이후, 상기 결과 구조 상에 금속배선들(30)의 보호를 위한 제 1 보호막(40), 예를 들어 통상적인 패시베이션층을 적층한다.
도 4를 참조하면, 그리고 나서, 리던던시 메모리셀 영역의 일부 영역 상에 위치한, 퓨즈를 노출시키기 위해 제 1 보호막(40) 상에 소정 패턴의 감광막(60)을 형성한다.
계속하여, 감광막(60)의 패턴을 마스크로 이용하여 제 1 보호막(40)을 이방성 건식식각하여 제 1 보호막(40)에 개구부(50)를 형성하고 개구부(50) 내의 금속배선들(30)을 노출시킨다. 이때, 캡층인 TiN층(35)이 노출되고, 알루미늄층(33)의 측면 상측부가 일부 노출되고, 또한 퓨즈용 Ti/TiN층(31)과 알루미늄층(33)의 측면 하측부에 제 1 보호막(40)의 측벽 스페이서가 형성되는 것이 바람직하다. 측벽 스페이서는 TiN층(35)과 알루미늄층(33)을 식각하는 후속 단계에서 Ti/TiN층(31)의 손상을 방지하기 위한 것이다.
도 5를 참조하면, 이후, 건식식각공정을 이용하여 개구부(50) 내의 TiN층(35)을 식각한 후 알루미늄층(33)을 식각하되 Ti/TiN층(31)의 손상을 방지하기 위해 알루미늄층(33)을 일부 두께만큼 남긴다. 이때, 알루미늄층(33)을 최초 두께의 절반정도 남기는 것이 바람직하다. 또한, Ti/TiN층(31)과 알루미늄층(33)의 측면 하측부에 제 1 보호막(40)의 측벽 스페이서를 남기는 것이 바람직하다.
도 6을 참조하면, 그런 다음, 감광막(60)의 패턴을 제거하고 제 1 보호막(40)을 마스크로 이용하여 알루미늄층(33)을 Ti/TiN층(31)의 상부면이 노출될 때까지 습식식각공정에 의해 식각한다. 이때, Ti/TiN층(31)의 측면에 제 1 보호막(40)의 측벽 스페이서가 여전히 남는다.
따라서, 개구부(50)에서 Ti/TiN층(31)이 노출되지만 그 외의 영역에서 TiN층(35)과 알루미늄층(33) 및 Ti/TiN층(31)이 제 1 보호막(40)에 의해 보호된다.
마지막으로, 레이저빔 조사에 의한 결함구제를 실시할 때 이웃 퓨즈의 손상을 보호하기 위해 도 2에 도시된 바와 같이, 제 2 보호막(70)을 Ti/TiN층(31)을 포함한 상기 결과 구조의 전면 상에 적층한다. 이때, 금속배선(30)의 패시베이션층은 제 1 보호막(40)과 제 2 보호막(70)으로 이루어진다.
여기서, 제 2 보호막(70)은 결함구제가 필요한 퓨즈에 레이저빔이 조사될 때 이웃 퓨즈의 손상을 보호하기에 충분한, 제 1 보호막(40)보다 얇은 두께, 바람직하게는 100Å 내지 10000Å의 두께, 더욱 바람직하게는 3000Å의 두께를 갖는다. 또한, 제 2 보호막(70)은 단일막 구조로 이루어지거나 2중막 또는 3중막의 다층막 구조로 이루어질 수 있다.
따라서, 후속의 테스트 단계에서 결함구제가 필요한 퓨즈가 Ti/TiN층(31a)이라고 가정하면, 종래와 동일하게 0.15μJ의 에너지를 갖는 레이저빔(도시 안됨)의 조사에 의해 결함구제가 필요없는 인접 퓨즈인 Ti/TiN층(31b),(31c)을 손상시키지 않고 Ti/TiN층(31a)이 커팅된다. 이는 제 2 보호막(70)이 Ti/TiN층(31a)으로부터 Ti/TiN층(31b),(31c)으로 반사되는 레이저빔을 차단해주기 때문이다.
더욱이, 레이저빔이 종래와 달리 0.15μJ의 에너지보다 높은 0.3μJ까지의 에너지로 조사되더라도 Ti/TiN층(31b),(31c)의 손상없이 Ti/TiN층(31a)이 커팅되므로 레이저빔의 에너지 범위에 대한 공정조건의 여유가 증가한다.
또한, 레이저빔이 종래의 에너지와 동일한 에너지를 가지고 종래의 스폿 사이즈보다 약간 큰 스폿 사이즈로 조사되더라도 Ti/TiN층(31a)만이 커팅되고 Ti/TiN층(31b),(31c)은 전혀 손상되지 않는다. 따라서, 스폿 사이즈를 줄이기 위해 레이저빔의 포커스를 종래와 달리 미세하게 관리하지 않아도 좋으므로 그 만큼 레이저빔조사의 공정조건이 까다롭지 않게 된다.
한편, 본 발명은 액정표시장치용 기판, 예를 들어 글라스와 같은 재질의 절연성 기판 상에 형성된 결함구제를 위한 퓨즈에도 동일하게 적용될 수 있다.
이상에서 살펴 본 바와 같이, 본 발명에 의한 결함구제를 위한 반도체소자의 구조 및 그 제조방법에 의하면, 리던던시(redundancy) 메모리셀 영역의 일부 영역 상에 노출된 퓨즈가 주 메모리셀 영역 상의 보호막보다 얇은 두께의 보호막으로 보호된다.
따라서, 레이저빔의 조사 에너지가 높아지고, 스폿 사이즈가 커지더라도 인접 퓨즈의 손상없이 원하는 퓨즈가 커팅될 수 있으므로 레이저빔의 조사 에너지에 대한 공정조건의 여유가 많아지고, 스폿 사이즈를 줄이기 위한 포커스의 미세 관리에 대한 여유가 많아져 그 만큼 결함구제의 용이성과 신뢰성이 향상된다.
한편, 본 발명은 도면에 도시된 바람직한 예를 기준으로 기술하고 있으나 이에 한정되지 않으며 발명의 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 분야에서 통상의 지식을 갖는 자에 의해 다양한 변형과 개량이 가능함은 당연하다.
Claims (12)
- 주 메모리셀 영역과 리던던시 메모리셀 영역을 갖는 반도체기판;상기 반도체기판 상에 적층된 층간절연막;상기 층간절연막 상에 퓨즈를 포함한 다층구조를 가지며 배열되되, 상기 리던던시 메모리셀 영역의 일부 영역 상의 일련의 퓨즈가 노출된 금속배선들;상기 금속배선들을 보호하기 위해 상기 퓨즈가 노출된 영역 이외 영역의 금속배선들 상에 적층된 제 1 보호막; 그리고상기 노출된 퓨즈 중 원하는 퓨즈에 결함구제를 위한 레이저빔이 조사될 때 그 이웃한 퓨즈의 손상을 보호하기 위해 상기 노출된 퓨즈 상에 적층된 제 2 보호막을 포함하는 결함구제를 위한 반도체소자의 구조.
- 제 1 항에 있어서, 상기 제 2 보호막은 상기 제 1 보호막보다 얇은 두께를 갖는 것을 특징으로 하는 결함구제를 위한 반도체소자의 구조.
- 제 2 항에 있어서, 상기 제 2 보호막은 100Å 내지 10000Å의 두께 범위 내에서 원하는 두께를 갖는 것을 특징으로 하는 결함구제를 위한 반도체소자의 구조.
- 제 3 항에 있어서, 상기 제 2 보호막은 3000Å의 두께를 갖는 것을 특징으로 하는 결함구제를 위한 반도체소자의 구조.
- 제 2 항에 있어서, 상기 제 2 보호막은 단일막 구조로 이루어지는 것을 특징으로 하는 결함구제를 위한 반도체소자의 구조.
- 제 2 항에 있어서, 상기 제 2 보호막은 다층막 구조로 이루어지는 것을 특징으로 하는 결함구제를 위한 반도체소자의 구조.
- 반도체기판의 주 메모리셀 영역과 리던던시 메모리셀 영역 상에 층간절연막을 적층하는 단계;상기 층간절연막 상에 퓨즈를 포함한 다층구조를 갖는 금속배선들을 배열하는 단계;상기 금속배선들을 보호하기 위해 상기 금속배선들 상에 제 1 보호막을 적층하는 단계;상기 리던던시 메모리셀 영역의 일부 영역 상의 일련의 퓨즈들을 노출시키기 위해 상기 제 1 보호막의 소정 영역에 개구부를 형성한 후 상기 개구부 내의 금속배선들을 식각하는 단계; 그리고상기 노출된 퓨즈 중 원하는 퓨즈에 결함구제를 위한 레이저빔이 조사될 때 그 이웃한 퓨즈의 손상을 보호하기 위해 상기 노출된 퓨즈 상에 제 2 보호막을 적층하는 단계를 포함하는 결함구제를 위한 반도체소자의 구조 제조방법.
- 제 7 항에 있어서, 상기 제 2 보호막을 상기 제 1 보호막보다 얇은 두께로 형성하는 것을 특징으로 하는 결함구제를 위한 반도체소자의 구조 제조방법.
- 제 8 항에 있어서, 상기 제 2 보호막을 100Å 내지 10000Å의 두께 범위 내에서 원하는 두께로 형성하는 것을 특징으로 하는 결함구제를 위한 반도체소자의 구조 제조방법.
- 제 9 항에 있어서, 상기 제 2 보호막을 3000Å의 두께로 형성하는 것을 특징으로 하는 결함구제를 위한 반도체소자의 구조 제조방법.
- 제 8 항에 있어서, 상기 제 2 보호막을 단일막 구조로 형성하는 것을 특징으로 하는 결함구제를 위한 반도체소자의 구조 제조방법.
- 제 8 항에 있어서, 상기 제 2 보호막을 다층막 구조로 형성하는 것을 특징으로 하는 결함구제를 위한 반도체소자의 구조 제조방법.
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