KR20000027833A - 반도체장치의 필드산화막 형성방법 - Google Patents

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Abstract

본 발명은 필드산화막에 관한 것으로서, 특히, 반도체기판에 패드산화막을 적층한 후 필드산화막 형성부위를 갖도록 감광막을 적층하여 노출된 패드산화막 및 반도체기판을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 내벽면에 트렌치산화막을 형성한 후 연이어서 그 결과물의 전영역에 일정 두께의 나이트라이드막을 적층하는 단계와; 상기 트렌치내에 갭필링산화막을 몰입한 후 화학기계적연마방법으로 나이트라이드막상의 평면부에 적층된 부분을 식각으로 제거하여 필드산화막을 형성하는 단계와; 상기 필드산화막을 형성한 후 패드산화막 상에 있는 나이트라이드막은 제거하고, 필드산화막의 측면부에 적층된 나이트라이드막은 잔류되도록 식각하는 단계로 이루어진 반도체장치의 필드산화막 형성방법인 바, 필드산화막의 손상을 방지하여 소자의 전기적인 특성을 향상시키도록 하고, 필드산화막의 스페이서를 없애므로 반도체기판의 액티브영역의 면적을 크게할 수 있어 디자인 룰 마진 확보가 용이하며, 종래의 불필요한 여러공정을 줄여주므로 반도체소자의 수율을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Description

반도체장치의 필드산화막 형성방법
본 발명은 필드산화막 형성에 관한 것으로서, 특히, 반도체기판에 패드산화막을 적층하여 마스킹 식각으로 트렌치를 형성하여 그 결과물의 전영역에 일정한 두께로 나이트라이드막을 적층한 후 트렌치내에 갭필링산화막을 몰입시켜 화학기게적연마법으로 노출된 부분을 시각하여 필드산화막을 형성한 후 기판으로 노출된 나이트라이드막 및 패드산화막을 식각하므로 공정을 단순화하고, 필드산화막의 손상을 방지하여 소자의 특성을 향상시키도록 하는 반도체장치의 필드산화막 형성방법에 관한 것이다.
일반적으로, 반도체기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 반도체기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(Isolation region)을 형성하게 된다.
이와 같이, 소자를 분리시키기 위하여 패드산화막을 성장시켜 형성되는 필드산화막을 형성시키기 위한 공정에는 반도체기판에 패드산화막과 나이트라이드막을 마스킹공정으로 나이트라이드막을 식각하고 그 식각된 소자분리영역이 형성될부위에 필드산화막을 형성시키는 LOCOS공정(Local Oxidation of silicon)이 있으며, 그 외에 상기 LOCOS공정의 패드산화막과 나이트라이드막 사이에 버퍼역할을 하는 폴리실리콘막을 개재하여 완충역할을 하여 필드산화막을 성장시키는 PBL(Poly Buffered LOCOS)공정 등이 사용되고 있다.
또한, 반도체기판에 일정한 깊이를 갖는 트렌치(Trench)를 형성하고서 이 트렌치에 산화막을 증착키고서 화학기계적연마공정(Chemical Mechanical Polishing)공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있으며, 본 발명은 STI공정을 이용하여 필드산화막을 형성하는 새로운 공정을 제안하고 있다.
도 1 내지 도 3은 종래의 반도체장치에서 트렌치를 형성하여 필드산화막을 형성하는 상태를 순차적으로 보인 도면으로서, 도 1은 반도체기판(1) 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막(2)을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 질화막(3)을 도포하고서, 트렌치를 형성할 부분의 질화막(3) 상에 감광막을 도포 하여서 트렌치부분을 노출시킨 후에 식각공정을 통하여 트렌치(4)를 형성하는 상태를 도시하고 있다.
그리고, 도 2는 상기 트렌치(4)가 형성된 부분에 전계효과(Field Effect) 집중으로 인한 누설 전류를 방지하기 위하여 높은 온도에서 습식산화를 통하여 트렌치(4)의 내벽면을 산화 성장시켜 트렌치산화막(5)을 형성하는 상태를 도시하고 있다.
도 3은 상기 트렌치산화막(4) 상의 트렌치(4)내에 캡필링(Gap Filling)공정으로 캡필링산화막을 충진시킨 후에 식각으로 불필요한 부분을 제거하여 필드산화막(6)을 형성시키고, 필드산화막(6)의 모서리부분에 산화막을 CVD증착법으로 증착하고 식각하여 스페이서(7)를 형성시키는 상태를 도시하고 있다.
그런데, 종래에는 반도체기판에 패드산화막 및 나이트라이드막을 순차적으로 적층한 후 마스킹식각으로 반도체기판에 트렌치를 형성할 때 나이트라이드막, 패드산화막 및 반도체기판을 동시에 식각하여야 하므로 나이트라이드막을 식각할 때 미세하게 경사방향으로 식각되는 것에 의하여 하부로 갈수록 식각되는 트렌치의 폭인 CD(Critical Dimension)를 원하는 값으로 조절하기에 어려울 뿐만아니라 CD 측정시 나이트라이드막과 반도체기판의 경계면이 정확하지 않아서 정확한 측정이 이루어지지 않는 문제점이 있었다.
또한, 종래에는 게이트산화막을 증착할 때 필드산화막의 모서리에 스페이서를 형성하여 소자의 특성이 취약하여지는 것을 방지하도록 하였으나, 상기 스페이서는 일측부분이 0.1㎛정도로서 양측을 합쳐 0.2㎛정도의 액티브영역(Active Region)의 면적을 차지하게 되어 소자의 디자인 룰 마진(Design Rule Margine)감소로 인하여 소자의 집적도 향상에 지대한 영향을 미치게 되므로 소자의 성능을 저하시키는 문제를 지니고 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 패드산화막을 적층하여 마스킹 식각으로 트렌치를 형성하여 그 결과물의 전영역에 일정한 두께로 나이트라이드막을 적층한 후 트렌치내에 갭필링산화막을 몰입시켜 화학기계적연마법으로 노출된 부분을 식각하여 필드산화막을 형성한 후 기판으로 노출된 나이트라이드막 및 패드산화막을 식각하므로 공정을 단순화하고, 필드산화막의 손상을 방지하여 소자의 특성을 향상시키는 것이 목적이다.
도 1 내지 도 3은 종래의 일반적인 반도체장치의 필드산화막 형성방법을 순차적으로 보인 도면이고,
도 4 내지 도 10은 본 발명에 따른 반도체장치의 필드산화막 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 패드산화막
20 : 감광막 25 : 필드산화막형성부위
30 : 트렌치 35 : 트렌치산화막
40 : 나이트라이드막 45 : 캡필링산화막
45' : 필드산화막
이러한 목적은 반도체기판에 패드산화막을 적층한 후 필드산화막 형성부위를 갖도록 감광막을 적층하여 노출된 패드산화막 및 반도체기판을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 내벽면에 트렌치산화막을 형성한 후 연이어서 그 결과물의 전영역에 일정 두께의 나이트라이드막을 적층하는 단계와; 상기 트렌치내에 갭필링산화막을 몰입한 후 화학기계적연마방법으로 나이트라이드막상의 평면부에 적층된 부분을 식각으로 제거하여 필드산화막을 형성하는 단계와; 상기 필드산화막을 형성한 후 패드산화막 상에 있는 나이트라이드막은 제거하고, 필드산화막의 측면부에 적층된 나이트라이드막은 잔류되도록 식각하는 하는 단계와; 상기 단계 후에 후속 공정에서 패드산화막을 클리닝공정으로 제거할 때 필드산화막의 측면부에 잔류된 나이트라이드막이 스페이서 역할을 하여 필드산화막의 손상을 방지하는 단계로 이루어진 반도체장치의 필드산화막 형성방법을 제공함으로써 달성된다.
그리고, 상기 필드산화막을 형성한 후에 진행하는 나이트라이드막 식각은 H3PO4로 습식식각(Wet Etch)을 통하여 제거하도록 하고, 상기 필드산화막과 나이트라이드막의 식각비율은 1 : 40 정도 인 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 4 내지 도 10은 본 발명에 따른 반도체장치의 필드산화막 형성방법을 순차적으로 보인 도면이다.
도 4는 반도체기판(10)에 패드산화막(15)을 적층한 후 필드산화막 형성부위(25)를 갖도록 감광막(20)을 적층한 상태를 도시하고 있다.
도 5는 상기 단계 후에 감광막(20)의 필드산화막 형성부위(25)를 통하여 노출된 패드산화막(15) 및 반도체기판(10)을 식각하여 트렌치(30)를 형성하는 상태를 도시하고 있다.
도 6은 상기 트렌치(30)의 내벽면에 트렌치산화막(35)을 형성한 후 연이어서 그 결과물의 전영역에 일정 두께의 나이트라이드막(40)을 적층하는 상태를 도시하고 있다.
그리고, 도 7은 상기 트렌치(30)내에 갭필링산화막(45)을 몰입시킨 상태를 도시하고 있다.
도 8은 상기 단계 후에 갭필링산화막(45)을 화학기계적연마방법으로 나이트라이드막(40)상의 평면부에 적층된 부분을 식각으로 제거하여 필드산화막(45')을 형성하는 상태를 도시하고 있다.
이때, 상기 필드산화막(45')을 형성한 후에 진행하는 나이트라이드막 식각은 H3PO4로 습식식각을 통하여 제거하도록 하고, 상기 필드산화막(45')과 나이트라이드막(40)의 식각비율은 1 : 40 정도로 하는 것이 바람직하다.
도 9는 상기 필드산화막(45)을 형성한 후 패드산화막(50) 상에 있는 나이트라이드막(40)은 제거하고, 필드산화막(45')의 측면부에 적층된 나이트라이드막(40)은 잔류되도록 식각하는 상태를 도시하고 있다.
도 10은 상기 단계 후에 후속 공정에서 패드산화막(15)을 클리닝공정으로 제거할 때 필드산화막(45')의 측면부에 잔류된 반도체기판(10)의 표면으로부터 약간 돌출된 나이트라이드막(40)이 스페이서 역할을 하는 상태를 도시하고 있다.
상기한 바와 같이 본 발명에 따른 필드산화막 형성방법을 이용하게 되면, 반도체기판에 패드산화막을 적층하여 마스킹 식각으로 트렌치를 형성하여 그 결과물의 전영역에 일정한 두께로 나이트라이드막을 적층한 후 트렌치내에 갭필링산화막을 몰입시켜 화학기게적연마법으로 노출된 부분을 식각하여 필드산화막을 형성한 후 기판으로 노출된 나이트라이드막 및 패드산화막을 식각하므로 공정을 단순화하고, 필드산화막의 손상을 방지하여 소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
또한, 종래에 비하여 필드산화막의 측면부에 형성되는 스페이서를 없애므로 반도체기판의 액티브영역의 면적을 크게할 수 있어 디자인 룰 마진 확보가 용이하며, 종래의 스페이서막 형성공정 및 클리닝공정등을 줄여주므로 반도체소자의 수율을 향상시키도록 하는 장점을 지닌다.

Claims (3)

  1. 반도체기판에 패드산화막을 적층한 후 필드산화막 형성부위를 갖도록 감광막을 적층하여 노출된 패드산화막 및 반도체기판을 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치의 내벽면에 트렌치산화막을 형성한 후 연이어서 그 결과물의 전영역에 일정 두께의 나이트라이드막을 적층하는 단계와;
    상기 트렌치내에 갭필링산화막을 몰입한 후 화학기계적연마방법으로 나이트라이드막상의 평면부에 적층된 부분을 식각으로 제거하여 필드산화막을 형성하는 단계와;
    상기 필드산화막을 형성한 후 패드산화막 상에 있는 나이트라이드막은 제거하고, 필드산화막의 측면부에 적층된 나이트라이드막은 잔류되도록 식각하는 하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 필드산화막 형성방법.
  2. 제 1 항에 있어서, 상기 필드산화막을 형성한 후에 진행하는 나이트라이드막 식각은 H3PO4로 습식식각을 통하여 제거하는 것을 특징으로 하는 반도체장치의 필드산화막 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 필드산화막과 나이트라이드막의 식각비율은 1 : 40 인 것을 특징으로 하는 반도체장치의 필드산화막 형성방법.
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