KR20000025629A - 알루미늄질화막을 확산방지막으로 사용한 반도체 소자 제조방법및 그를 이용한 캐패시터 하부 전극 형성방법 - Google Patents

알루미늄질화막을 확산방지막으로 사용한 반도체 소자 제조방법및 그를 이용한 캐패시터 하부 전극 형성방법 Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 알루미늄질화막(AlN)을 확산방지막(diffusion barrier layer)으로 사용한 반도체 소자 제조방법 및 그를 이용한 캐패시터 하부 전극 형성방법에 관한 것이며, 고온의 산화 분위기에서 상·하부층간의 산소 확산을 방지하는 반도체 장치 제조방법과, 플러그 물질의 산화를 방지하는 캐패시터의 하부 전극 형성방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은 고온의 산화 분위기에서 상·하부층간의 산소 확산을 방지하는 확산방지막으로서 알루미늄질화막(AlN)을 사용한다. 알루미늄질화막은 900℃ 이상의 고온의 산화 분위기에서도 산화되지 않은 내산화 특성을 가지는 안정한 질화막으로서 넓은 에너지 밴드 갭을 가지고 있으나 경우에 따라서 n형 전도도를 가진다. 그러나, 적절한 전도도를 확보하기 위해서 비소(As), 인(P) 등의 도핑 공정을 실시할 수 있다. 따라서, 본 발명에서는 내산화성을 가질 수 있는 최소한의 두께의 알루미늄질화막을 사용하여 충분한 전기 전도도를 확보하는 것이다. 또한, Ti막, TiN막 등의 확산 장벽막과 함께 사용할 경우, 더욱 큰 내산화성을 확보할 수 있다.

Description

알루미늄질화막을 확산방지막으로 사용한 반도체 소자 제조방법 및 그를 이용한 캐패시터 하부 전극 형성방법
본 발명은 반도체 기술에 관한 것으로, 특히 알루미늄질화막(AlN)을 확산방지막(diffusion barrier layer)으로 사용한 반도체 소자 제조방법 및 그를 이용한 캐패시터 하부 전극 형성방법에 관한 것이다.
일반적으로, 반도체 소자 제조시 금속배선, 캐패시터 하부 전극 등의 전도층을 형성할 때, 상·하부층간의 원소 확산 및 불순물의 확산을 방지하기 위하여 확산방지막을 사용하고 있다.
향후 고집적·고속 반도체 소자에의 적용이 유력시되고 있는 고유전체(강유전체 포함) 캐패시터의 하부 전극으로 보통 백금(Pt), 루테늄(Ru), 이리듐(Ir)과 같은 물질을 사용하며, 도핑된 폴리실리콘막을 플러그를 사용하고 있다.
그런데, 이러한 하부 전극 형성 후 고유전체 박막 형성시의 고온의 산화 분위기에서 폴리실리콘 플러그가 산화되어 유전율이 낮은 실리콘산화막(SiO2)을 형성함으로써 고유전체 캐패시터와 직렬로 연결된 기생 캐패시터가 형성되고, 결국 캐패시터의 정전용량을 저하시키는 문제점이 있었다. 뿐만 아니라, 하부 전극과 폴리실리콘 플러그 사이에 형성된 실리콘산화막은 하부 전극과 폴리실리콘 플러그간의 접착력을 떨어뜨려 적층 구조가 후속 공정에서 쉽게 파괴되는 커다란 문제를 야기하기도 한다.
현재, 이러한 산소의 확산을 방지하기 위하여 주로 Ti/TiN막을 확산방지막으로 사용하고 있으나, 충분한 베리어 특성을 얻지 못하고 있다.
이러한 문제점은 비단 고유전체(강유전체 포함) 캐패시터 제조시에만 유발되는 것이 아니라, 고온 공정을 요하는 금속배선 공정 등에서도 유발되고 있어, 이에 대한 해결책이 요구되고 있다.
본 발명은 고온의 산화 분위기에서 상·하부층간의 산소 확산을 방지하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 플러그 물질의 산화를 방지하는 캐패시터의 하부 전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 고유전체 캐패시터의 하부 전극 형성 공정도.
도 2는 본 발명의 다른 실시예에 따라 형성된 고유전체 캐패시터의 하부 전극 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 접합층
12 : 층간절연막 13 : 폴리실리콘 플러그
14 : Ti막 15 : TiN막
16 : 티타늄실리사이드막 17 : 알루미늄 질화막
18 : 백금막
상기 기술적 과제를 이루기 위하여 본 발명으로부터 제공되는 특징적인 반도체 장치 제조방법은 산소의 확산 방지를 위한 반도체 장치 제조방법에 있어서, 산소의 확산방지막으로서 소정의 하부층 상에 제1 알루미늄질화막을 형성하는 제1 단계를 포함하여 이루어진다.
또한, 상기 기술적 과제를 이루기 위하여 본 발명으로부터 제공되는 특징적인 캐패시터의 하부 전극 형성방법은 층간절연막을 관통하여 반도체 기판 상의 접합층을 노출시키는 콘택홀을 형성하는 제1 단계; 상기 콘택홀 내에 콘택 플러그를 형성하는 제2 단계; 상기 콘택 플러그가 형성된 전체구조 상부에 장벽 금속막을 형성하는 제3 단계; 상기 장벽 금속막 상에 제1 알루미늄질화막을 형성하는 제4 단계; 상기 제1 알루미늄질화막 상부에 캐패시터의 하부 전극용 전도막을 형성하는 제5 단계를 포함하여 이루어진다.
본 발명은 고온의 산화 분위기에서 상·하부층간의 산소 확산을 방지하는 확산방지막으로서 알루미늄질화막(AlN)을 사용한다. 알루미늄질화막은 900℃ 이상의 고온의 산화 분위기에서도 산화되지 않은 내산화 특성을 가지는 안정한 질화막으로서 넓은 에너지 밴드 갭을 가지고 있으나 경우에 따라서 n형 전도도를 가진다. 그러나, 적절한 전도도를 확보하기 위해서 비소(As), 인(P) 등의 도핑 공정을 실시할 수 있다. 따라서, 본 발명에서는 내산화성을 가질 수 있는 최소한의 두께의 알루미늄질화막을 사용하여 충분한 전기 전도도를 확보하는 것이다. 또한, Ti막, TiN막 등의 확산 장벽막과 함께 사용할 경우, 더욱 큰 내산화성을 확보할 수 있다.
이하, 본 발명의 용이한 실시를 도모하기 위하여 본 발명의 실시예를 소개한다.
첨부된 도면 도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 고유전체 캐패시터의 하부 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 1a에 도시된 바와 같이 접합층(11)이 형성된 실리콘 기판(10) 상에 층간절연막(12)을 형성하고, 이를 선택 식각하여 캐패시터 하부 전극 콘택홀을 형성한다. 이어서, 100∼15000Å 두께의 도핑된 폴리실리콘막을 증착하여 콘택홀을 매립하고, 이를 에치백하여 폴리실리콘 플러그(13)를 형성한다.
다음으로, 도 1b에 도시된 바와 같이 10∼500Å 두께의 Ti막(14) 및 10∼1000Å 두께의 TiN막(15)을 차례로 증착한다.
계속하여, 도 1c에 도시된 바와 같이 열처리 공정을 실시하여 폴리실리콘 플러그(13)와 접촉된 Ti(14)막을 티타늄실리사이드(TiSi2)막(16)으로 변환시킨다. 이때, 열처리 공정은 500∼950℃ 온도 범위에서 급속 열처리(rapid thermal annealing, RTA) 또는 통상적인 퍼니스 열처리로 실시할 수 있다.
이어서, 도 1d에 도시된 바와 같이 산소 분압이 낮은 진공 상태(1×10-7∼1×10-11Torr)의 챔버(chamber) 내에서 초박막(5∼30Å)의 알루미늄막을 증착하고, 진공 파괴 없이 역시 진공 상태(1×10-3∼1×10-11Torr)의 챔버에서 질화 처리를 하여 알루미늄질화막(AlN)(17)을 형성한다. 이때, 질화 처리는 질소(N2) 또는 암모니아(NH3) 가스를 사용한 플라즈마 처리 또는 질소 이온주입을 이용한다.
다음으로, 도 1e에 도시된 바와 같이 일반적으로 알루미늄질화막(17)은 n형 전도도를 가지므로 알루미늄질화막(17)의 적합한 전도도를 확보하기 위하여 비소(As), 인(P) 등의 n형 도펀트를 이온주입한다. 이때, 알루미늄질화막(17)이 넓은 전도대를 가지므로 경우에 따라서는 이온주입 공정을 생략할 수 있으며, 알루미늄질화막(17)의 전도도를 더욱 높이기 위해서 고온(600∼1000℃)의 AsH3또는 PH3분위기에서 도핑을 실시할 수 있다.
이어서, 도 1f에 도시된 바와 같이 알루미늄질화막(17) 상에 상부 전극 재료인 백금막(18)을 증착한다.
이후, 고유전체 박막 증착 및 결정화 열처리를 실시하고, 상부 전극용 전도막을 증착한다.
첨부된 도면 도 2는 본 발명의 다른 실시예에 따라 형성된 고유전체 캐패시터의 하부 전극 단면을 도시한 것으로, TiN막(25, 28)/알루미늄질화막(27. 29)을 다층으로 적층한 구조를 나타내고 있다. 이때, 다층 적층 구조의 삼원계 막은 TixAl1-xN로 나타내며, x 값은 TiN막(25, 28)과 알루미늄질화막(27. 29)의 두께비로 정해지는데, 0.99∼0.05의 범위에서 최적화한다.
미설명 도면 부호 '20'은 실리콘 기판, '21'은 접합층, '22'는 층간절연막, '23'은 폴리실리콘 플러그, '24'는 Ti막, '26'은 티타늄실리사이드막, '30'은 하부 전극을 각각 나타낸 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 일 실시예에서는 알루미늄질화막 형성시 알루미늄 증착 공정, 질화 공정을 각각 실시하였으나, 디메틸알루미늄하이드라이드(dimethylaluminumhydride, DMAH)를 전구체로 사용하고, N2또는 NH3가스를 질화 소스 가스로 사용하여 600 내지 1000℃에서 열분해하여 형성하거나, 디메틸알루미늄하이드라이드(DMAH)를 전구체로 사용하고, N2또는 NH3플라즈마를 이용하여 형성하거나, 알루미늄 타겟과 N2가스를 사용한 반응성 스퍼터링법을 사용하여 형성하거나, 알루미늄의 소스의 증발(evaporation)과 질소 소스의 원자 또는 이온으로의 분해를 위한 플라즈마에 의한 분자빔 에피택시(molecular beam epitaxy)법을 이용하여 형성할 수 있다.
또한, 전술한 일 실시예에서는 폴리실리콘 플러그를 사용하는 고유전체 캐패시터의 하부 전극 형성 공정을 일례로 하여 설명하였으나, 본 발명의 기술적 원리는 고온 공정을 포함하는 모든 전도층 공정에 적용될 수 있다.
전술한 본 발명은 고온의 산화 분위기에서도 산소의 침투에 의한 하부 전도층의 산화를 방지하는 효과가 있으며, 이로 인하여 반도체 장치의 신뢰도를 향상시키는 효과가 있다. 또한, 고유전체 캐패시터 제조시에 본 발명을 적용하면 정전용량의 저하를 방지하는 효과가 있다.

Claims (30)

  1. 산소의 확산 방지를 위한 반도체 장치 제조방법에 있어서,
    산소의 확산방지막으로서 소정의 하부층 상에 제1 알루미늄질화막을 형성하는 제1 단계를 포함하여 이루어진 반도체 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 알루미늄질화막에 n형 도펀트 이온주입을 실시하는 제2 단계를 더 포함하여 이루어진 반도체 장치 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 알루미늄질화막이 5 내지 30Å 두께인 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 하부층이 차례로 적층된 티타늄막 및 제1 티타늄질화막으로 이루어진 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제 4 항에 있어서,
    상기 제1 알루미늄질화막 상에 제2 티타늄질화막을 형성하는 제3 단계와,
    상기 제2 티타늄질화막 상에 제2 알루미늄질화막을 형성하는 제4 단계를 더 포함하여 이루어진 반도체 장치 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 단계가,
    상기 소정의 하부층 상에 알루미늄막을 증착하는 제3 단계와,
    상기 알루미늄막을 질화시키는 제4 단계를 포함하여 이루어진 반도체 장치 제조방법.
  7. 제 6 항에 있어서,
    상기 제4 단계가 질소 이온주입을 통해 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제 6 항에 있어서,
    상기 제4 단계가 N2또는 NH3가스를 사용한 플라즈마 처리를 통해 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 알루미늄질화막이 디메틸알루미늄하이드라이드(DMAH)를 전구체로 사용하고, N2또는 NH3가스를 질화 소스 가스로 사용하여 600 내지 1000℃에서 열분해하여 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 알루미늄질화막이 디메틸알루미늄하이드라이드(DMAH)를 전구체로 사용하고, N2또는 NH3플라즈마를 이용하여 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 알루미늄질화막이 알루미늄 타겟과 N2가스를 사용한 반응성 스퍼터링법을 사용하여 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 알루미늄질화막이 알루미늄의 소스의 증발과 질소 소스의 분해를 위한 플라즈마에 의한 분자빔 에피택시법을 이용하여 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  13. 제 5 항에 있어서,
    상기 제1 및 제2 알루미늄질화막과 상기 제1 및 제2 티타늄질화막의 삼원계 막을 TixAl1-xN로 나타낼 때, 총 알루미늄질화막과 총 티타늄질화막의 두께의 비를 나타내는 x값은 0.99 내지 0.05인 것을 특징으로 하는 반도체 장치 제조방법.
  14. 제 2 항에 있어서,
    상기 n형 도펀트 이온주입이 600∼1000℃의 AsH3또는 PH3분위기에서 이루어지는 것을 특징으로 하는 반도체 장치 제조방법.
  15. 층간절연막을 관통하여 반도체 기판 상의 접합층을 노출시키는 콘택홀을 형성하는 제1 단계;
    상기 콘택홀 내에 콘택 플러그를 형성하는 제2 단계;
    상기 콘택 플러그가 형성된 전체구조 상부에 장벽 금속막을 형성하는 제3 단계;
    상기 장벽 금속막 상에 제1 알루미늄질화막을 형성하는 제4 단계;
    상기 제1 알루미늄질화막 상부에 캐패시터의 하부 전극용 전도막을 형성하는 제5 단계
    를 포함하여 이루어진 캐패시터의 하부 전극 형성방법.
  16. 제 15 항에 있어서,
    상기 제1 알루미늄질화막에 n형 도펀트 이온주입을 실시하는 제6 단계를 더 포함하여 이루어진 캐패시터의 하부 전극 형성방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 장벽 금속막이 차례로 적층된 티타늄막 및 제1 티타늄질화막으로 이루어진 것을 특징으로 하는 캐패시터의 하부 전극 형성방법.
  18. 제 17 항에 있어서,
    상기 제1 알루미늄질화막 상에 제2 티타늄질화막을 형성하는 제7 단계와,
    상기 제2 티타늄질화막 상에 제2 알루미늄질화막을 형성하는 제8 단계
    를 포함하여 이루어진 캐패시터의 하부 전극 형성방법.
  19. 제 17 항에 있어서,
    상기 콘택 플러그가 폴리실리콘으로 이루어진 것을 특징으로 하는 캐패시터의 하부 전극 형성방법.
  20. 제 19 항에 있어서,
    열처리를 실시하여 상기 티타늄막의 일부를 티타늄실리사이드막으로 변화시키는 제7 단계를 더 포함하여 이루어진 캐패시터의 하부 전극 형성방법.
  21. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 알루미늄질화막이 5 내지 30Å 두께인 것을 특징으로 하는 캐패시터의 하부 전극 형성방법.
  22. 제 15 항 또는 제 16 항에 있어서,
    상기 제4 단계가,
    상기 소정의 하부층 상에 알루미늄막을 증착하는 제7 단계와,
    상기 알루미늄막을 질화시키는 제8 단계를 포함하여 이루어진 캐패시터의 하부 전극 형성방법.
  23. 제 22 항에 있어서,
    상기 제8 단계가 질소 이온주입을 통해 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  24. 제 22 항에 있어서,
    상기 제8 단계가 N2또는 NH3가스를 사용한 플라즈마 처리를 통해 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  25. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 알루미늄질화막이 디메틸알루미늄하이드라이드(DMAH)를 전구체로 사용하고, N2또는 NH3가스를 질화 소스 가스로 사용하여 600 내지 1000℃에서 열분해하여 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  26. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 알루미늄질화막이 디메틸알루미늄하이드라이드(DMAH)를 전구체로 사용하고, N2또는 NH3플라즈마를 이용하여 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  27. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 알루미늄질화막이 알루미늄 타겟과 N2가스를 사용한 반응성 스퍼터링법을 사용하여 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  28. 제 15 항 또는 제 16 항에 있어서,
    상기 제1 알루미늄질화막이 알루미늄의 소스의 증발과 질소 소스의 분해를 위한 플라즈마에 의한 분자빔 에피택시법을 이용하여 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  29. 제 18 항에 있어서,
    상기 제1 및 제2 알루미늄질화막과 상기 제1 및 제2 티타늄질화막의 삼원계 막을 TixAl1-xN로 나타낼 때, 총 알루미늄질화막과 총 티타늄질화막의 두께의 비를 나타내는 x값은 0.99 내지 0.05인 것을 특징으로 하는 반도체 장치 제조방법.
  30. 제 16 항에 있어서,
    상기 n형 도펀트 이온주입이 600∼1000℃의 AsH3또는 PH3분위기에서 이루어지는 것을 특징으로 하는 반도체 장치 제조방법.
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