KR20000025179A - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조방법에 있어서 고유전박막으로 사용되는 탄탈륨질화산화막을 형성하는 방법에 관한 것이다. 본 발명은 탄탈륨 성분 함유막을 먼저 형성하고 이를 반응기체 내에서 열처리 또는 플라즈마처리하여 탄탈륨질화산화막으로 변화시키는 것을 특징으로 한다. 본 발명에 의하면, 기존에 확립된 공정조건을 그대로 이용하여 탄탈륨질화산화막을 간단히 형성할 수 있고, 사전 세정공정, 하부전극 형성공정, 탄탈륨 성분 함유막 형성공정, 탄탈륨질화산화막 형성공정 및 상부전극 형성공정의 일부 또는 전부를 일관적으로 진행할 수 있으므로 자연산화막의 성장 및 오염입자의 발생을 방지할 수 있다.

Description

반도체 소자 제조방법
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 소자의 고유전 캐퍼시터로 사용되는 탄탈륨질화산화막을 탄탈륨 성분 함유막으로부터 변화시켜 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 셀의 면적은 급격하게 축소되는 추세에 있으나, 셀 면적의 감소에도 불구하고 반도체 소자가 우수한 특성을 가지기 위해서는 셀 정전용량이 일정량 이상으로 유지되어야 한다. 따라서, 셀 동작에 필요한 정전용량은 그대로 유지하면서 반도체소자의 신뢰성도 확보할 수 있는 공정개발이 현재 여러 가지 반도체장치에서 해결되어야 할 가장 큰 과제로 대두되고 있다.
반도체 소자의 캐퍼시터에 있어서 실리콘질화막 및 실리콘산화막의 복합층을 유전막으로 이용하는 NO(Nitride-Oxide) 캐퍼시터가 종래에 많이 사용되었었다. 그런데, 이러한 NO 캐퍼시터는, 캐퍼시터용 전극의 표면적을 증가시키기 위해 반구형실리콘을 이용해도, 현재 반도체 소자에서 요구되는 고유전률을 충족시키지 못하는 실정이다. 그 이유는 실리콘질화막과 실리콘산화막의 유전률이 각각 7과 3.5로서 낮은 값을 갖기 때문이다.
한편, 실리콘질화막 및 실리콘산화막의 복합층이 가지는 저유전률의 단점을 보완하기 위해, 최근에 고유전막 재료로 채택되어 사용되는 탄탈륨산화막(Ta2O5)은 유전률이 25 정도로서 비교적 높은 값을 갖는다. 그러나, 탄탈륨산화막 내의 산소가 결핍되는 현상이 자주 발생하기 때문에 이로 인해 유전률이 떨어지고 누설전류가 크게 증가하여 원하는 전기적특성을 만족하지 못하는 실정이다. 또한, 상부전극으로 보통 이용되는 다결정실리콘이나 금속질화막 등과 계면특성이 나쁠 뿐 아니라 높은 고유 응력(intrinsic stress) 스트레스 상태에 있기 때문에 전기적인 특성도 열악하여 개선점이 많이 남아 있는 상태이다.
따라서, 출원인은 먼저 행한 대한민국 출원(출원번호:98-31766호, 98-32106호)에서 탄탈륨산화막(Ta2O5) 대신에 탄탈륨질화산화막을 이용하는 반도체 소자 제조방법을 제안하였다. 그러나, 상기 선행출원에서 제시된 방법은 탄탈륨, 질소 및 산소 성분을 포함한 각각의 기체를 서로 반응시켜 탄탈륨질화산화막을 직접 형성하는 것이어서, 기존의 반도체 제조공정에서 이미 공정조건이 확립된 탄탈륨산화막 또는 탄탈륨질화막 형성공정을 그대로 이용할 수 없다. 따라서, 탄탈륨질화산화막을 직접 형성하기 위한 최적화된 공정조건을 찾아야 할 필요가 있다.
한편, 종래의 캐퍼시터 형성에 공정에 따르면, 하부전극 형성 전 표면 세정, 하부전극 형성, 유전막형성, 상부전극 형성 등의 공정이 여러 공정장비를 이동하면서 진행되기 때문에 반도체 기판이 대기에 노출되어 자연산화막이 형성되거나 오염이 되는 문제가 있었다. 이러한 자연산화막과 불순물의 오염은 캐퍼시터의 정전용량을 감소시키고 누설전류를 증가시키는 등 반도체 소자의 전기적특성을 악화시키는 요인이 되었다. 또한 이러한 단계들이 각각 다른 장비에서 진행하므로 공정이 복잡하여 공정진행이 지연될 뿐 아니라 수율이 낮아지는 문제가 있었다.
종래기술을 이용한 반도체 소자의 캐퍼시터 형성방법을 간략히 설명하면 다음과 같다. 먼저, 반도체 기판에 캐퍼시터 형성 전 공정, 예컨대 콘택구조를 형성한 후, 그 콘택에 하부전극 구조를 형성한다. 이어서, 하부전극이 형성된 웨이퍼를 희석된 HF 수용액에 담가(wet HF dip), 하부전극 상에 존재하는 자연산화막을 제거한다. 이와 같은 습식세정(wet cleaning)을 실시한 반도체 기판에 자연산화막이 재형성되는 것을 방지하기 위해 적어도 2시간 이내에 유전막을 형성한다. 이 유전막이 산화막 계열일 경우는 상기 반도체 기판을 산소분위기에서 열처리하여 유전막의 막질을 개선한다. 이 때, 산소분위기를 형성하기 위해 O2나 N2O 혹은 O3가스를 이용한다. 열처리는 보통 가열로(furnace)나 급속열처리(Rapid Thermal Process; RTP)장비를 사용하여 행한다. 다음 단계로 유전막에 상부전극을 화학기상 증착법 혹은 스퍼터링법으로 증착한다. 상부전극으로는 보통 금속질화막이나 다결정 실리콘이 사용된다. 상부전극의 형성 후에는 사진공정 및 식각공정을 적용하여 반도체 소자의 캐퍼시터 제조를 완료한다.
이와 같은 종래의 캐퍼시터 형성방법은 다음과 같은 문제를 갖고 있다.
첫째, 자연산화막을 습식세정하기 때문에, 산화막이 완전히 제거되지 않거나, 반도체 기판이 불순물에 다시 오염된다. 일반적으로, 자연산화막 등의 계면물질과 불순물, 오염입자(particle) 등은 반도체 소자의 캐퍼시터의 성능에 큰 영향을 끼친다. 종래기술에 의하면, 반도체 소자의 캐퍼시터를 형성하는 단계를 수행하기 위해 반도체 기판이 여러 장비를 이동한다. 이 때, 반도체 기판이 대기 중에 노출됨으로써 그 표면에 수십 Å의 자연산화막이 형성된다. 이러한 자연산화막은 반도체 소자의 전기적·물리적 특성을 저하시킨다. 그런데, 자연산화막의 제거에 있어서, 종래와 같이 HF 담금(dip) 등의 습식 화학세정(wet chemical cleaning)공정을 사용할 경우 자연산화막이 완전히 제거되지 않는 경우가 많다. 그리고, 습식세정시 습식조(wet bath)로부터의 불순물과 오염입자에 반도체 기판이 오염되기 쉽다. 둘째, 종래기술에 따르면, 캐퍼시터용 유전막으로써 탄탈륨산화막을 이용할 때, 잔류가스나 부산물 그리고 대기에 노출될 때 흡착된 수분에 의해서 탄탈륨산화막 내에서 산소 결핍이 심화되어 누설 전류가 증가되는 문제가 있다. 셋째, 탄탈륨산화막의 형성 후, 산소분위기에서 웨이퍼를 열처리할 때 800℃ 이상의 고온에서 가스가 오버 플로우(over-flow)되어, 비정질인 탄탈륨산화막이 원주(columnar) 구조로 결정화된다. 이 때, 결정립계를 따라서 산소가 빠르게 확산하여, 하부전극으로 다결정실리콘을 이용할 경우에, 다결정실리콘층과 탄탈륨산화막의 사이에 실리콘질화산화막(SiON)이 두껍게 형성되어 전체 캐퍼시터의 정전용량을 감소시키는 원인이 된다. 넷째, 종래의 제조 방법은 공정 단계가 복잡하여 수율이 낮기 때문에 가열로를 사용할 경우는 대구경 기판의 처리에 부적합한 문제가 있다. 다섯째, 캐퍼시터의 상부전극으로 금속질화물이 주로 사용되는데, 이 금속질화물이 탄탈륨산화막과 반응을 일으켜 유전특성을 열화시킬 뿐 아니라 탄탈륨산화막과 금속질화물 간의 접착성(adhesion)이 나빠서 캐퍼시터의 전기적특성이 열화된다.
그 외에, 반도체 장비 운용상의 문제가 있다. 캐퍼시터 형성의 단위공정인 표면 전처리, 하부전극형성, 유전막형성 및 처리, 상부전극형성 등의 공정이 순차적으로 서로 다른 장비에서 이루어지므로 처리소요시간(turn around time)이 길고, 시간지연 없이(no-time delay) 공정을 진행하기 위해서는 다음 공정 장비 할당(allocation)을 위해 장비를 대기시켜야 하므로 장비의 유휴시간(idle time)이 길다는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 종래기술에서 채용했던 유전막을 대신에 우수한 고유전막특성과 안정성을 갖는 새로운 유전막인 탄탈륨질화산화막을 이용한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 다른 기술적 과제는 기존에 확립된 공정조건을 이용하여 형성된 탄탈륨 성분 함유막을 변화시켜 탄탈륨질화산화막을 형성하는 방법을 포함하는 반도체 소자 제조방법을 제공하는 데 있다.
본 발명의 또 다른 기술적 과제는 다수의 단위공정을 차례로 진행할 경우라도 자연산화막의 성장 및 오염입자의 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상기한 기술적 과제들을 해결하기 위한 본 발명의 반도체 소자 제조방법은, 적어도 하나 이상의 반응기 모듈을 가지는 반도체 공정처리장치에서 반도체 소자를 제조하는 방법에 있어서, 상기 처리장치의 반응기 내에, 소정 공정을 거친 반도체 기판을 위치시키는 단계와; 상기 반도체 기판의 상부에 탄탈륨 성분 함유막을 형성하는 단계와; 상기 탄탈륨 성분 함유막을 반응기체 내에서 처리하여 탄탈륨질화산화막으로 변화시키는 단계를 포함하는 것을 특징으로 한다.
상기 탄탈륨 성분 함유막이 탄탈륨산화막인 경우, 이를 질화시켜 탄탈륨질화산화막으로 변화시키기 위해, 반응기체로서 N2, NH3및 N2O로 구성된 질소성분 함유 기체 군으로부터 선택된 적어도 어느 하나를 사용하여 열처리 또는 플라즈마처리하는 것이 바람직하다.
한편, 상기 탄탈륨 성분 함유막이 탄탈륨 질화막인 경우, 이를 산화시켜 탄탈륨질화산화막으로 변화시키기 위해, 반응기체로서 O2, O3및 N2O로 구성된 산소성분 함유 기체 군으로부터 선택된 적어도 어느 하나를 사용하여 열처리 또는 플라즈마처리하는 것이 바람직하다.
상기 2가지 경우에 있어서, 상기 탄탈륨질화산화막으로 변화시키는 단계 이후에 상기 탄탈륨질화산화막을 비활성기체 내에서 열처리하는 단계를 더 거치는 것이 더 바람직하다.
한편, 상기 탄탈륨 성분 함유막의 형성단계에서 탄탈륨의 원료로서 TaCl5, Ta[N(CHO)2]5, Ta[N(COR)2]5, Ta[NR2]5, Ta(OC2H5)5-n(OCH2CH2OR)n및 Ta(OC2H5)5로 구성된 탄탈륨성분을 포함한 화합물 군으로부터 선택된 어느 하나를 사용할 수 있다(단, 1≤n≤5, n은 정수, R은 알킬기).
또한, 상기 탄탈륨 성분 함유막을 형성하는 반응기와 동일한 반응기에서 상기 반도체 기판을 인-시튜(in-situ) 플라즈마 세정하는 단계를 상기 탄탈륨 성분 함유막의 형성단계 전에 먼저 거치도록 하여도 좋다.
이 때, 상기 플라즈마 세정단계에서 할로겐원소 함유기체의 플라즈마를 이용하거나, 할로겐원소 함유기체에 비활성 기체를 혼합하여 사용하거나, 할로겐원소 함유기체의 플라즈마를 수소성분 함유 기체의 플라즈마와 함께 사용하여도 좋다.
한편, 상기 탄탈륨 성분 함유막의 형성단계 직전에 캐퍼시터용 하부전극을 형성하는 단계를 더 포함하되, 상기 하부전극으로서 도전성 불순물이 도핑된 실리콘막, 질화 금속막, 노블 금속막, 내화물 금속막, 니어-노블 금속막 및 전도성 산화막으로 구성된 도전성 박막 군으로부터 선택된 어느 하나를 이용할 수도 있고, 상기 하부전극으로서 플라즈마 도핑이 실시된, 버섯돌기를 갖는 다결정 실리콘막을 이용할 수도 있다.
그리고, 상기 탄탈륨질화산화막의 형성단계 이후에 그 계면특성 및 막질을 개선하기 위해, 이를 플라즈마 처리하는 단계를 더 거치되, 상기 탄탈륨질화산화막의 형성공정이 진행된 반응기와 동일한 반응기 또는 저산소 분위기를 통해 이동한 다른 반응기에서 상기 플라즈마 처리단계를 진행하는 것이 바람직하다.
이 때, 상기 플라즈마 처리단계에서 산소성분함유 화합물 기체, 질소성분함유 화합물 기체 및 수소성분함유 화합물 기체로 구성된 기체 군으로부터 선택된 어느 하나의 플라즈마를 이용하는 것이 더 바람직하다.
한편, 상기 탄탈륨질화산화막의 형성단계 후에 상부전극을 형성하는 단계를 더 포함하되, 상기 상부전극으로서 도전성 불순물이 도핑된 실리콘막, 질화 금속막, 노블 금속막, 내화물 금속막, 니어-노블 금속막 및 전도성 산화막으로 구성된 도전성 박막 군으로부터 선택된 어느 하나를 사용할 수 있다.
상기한 기술적 과제들을 해결하기 위한 본 발명의 다른 측면에 의하면, 적어도 하나 이상의 반응기를 가진 반도체 제조장비에서 반도체 제조공정을 진행함에 있어서, 소정 공정을 거친 반도체 기판을 할로겐원소의 화합물 기체의 플라즈마를 이용하여 세정함으로써 그 표면의 자연산화막과 오염물을 제거하는 단계와; 상기 세정공정을 거친 반도체 기판 상에 하부전극을 형성하는 단계와; 상기 하부전극 상에 탄탈륨 성분 함유막을 형성하는 단계와; 상기 탄탈륨 성분 함유막을 반응기체 내에서 열처리하여 탄탈륨질화산화막으로 변화시키는 단계와; 상기 탄탈륨질화산화막 상에 상부전극을 형성하는 단계를 포함하되, 상기 세정공정, 하부전극 형성공정, 탄탈륨 성분 함유막 형성공정, 탄탈륨질화산화막 형성공정 및 상부전극 형성공정을 동일 반응기에서 진행하거나, 저산소 분위기를 통해 서로 다른 반응기로 이동하여 진행하는 것을 특징으로 하는 반도체 소자 제조방법을 제공한다.
이하, 반도체 소자의 캐퍼시터 형성공정을 본 발명의 바람직한 실시예로 설명하기로 한다.
실시예에 따르면, 복수의 반응기 모듈을 가지는 반도체 공정처리장치에서 캐퍼시터 형성공정이 진행된다. 처리장치의 반응기 내에는, 캐퍼시터 형성 전 공정이 완료된 반도체 기판을 장착되며, 하부전극을 형성하기에 앞서 반도체 기판을 인-시튜 플라즈마 세정한다.
이러한 사전 세정공정에 불화규소(SF6)와 아르곤(Ar)의 혼합기체의 플라즈마가 사용되었다. 물론 이 공정에서, 플라즈마 세정을 위해 사용되는 기체는 일반적인 불화물 기체를 단독으로 사용해도 무방하며, 여기에 비활성 기체나 수소성분을 함유한 기체를 혼합하여 사용할 수도 있다. 불화물 기체로서, 불화탄소, 불화질소, 불화염소, 불화규소, 불화브롬, 불화인, 불화황, 불화염소 및 불화아세닉 중의 어느 하나를 사용할 수 있다. 또한, 혼합하여 사용되는 비활성 기체로서, 아르곤, 네온, 크립톤과 같은 기체가 선택될 수 있으며, 수소성분을 함유한 기체로서는 H2, SiH4, Si2H6, B2H6, AsH3, PH3, GeH4, SiH2Cl2및 NH3중의 어느 하나가 선택될 수 있다.
이와 같이 인-시튜 사전 세정공정을 행한 후에, 캐퍼시터용 하부전극을 형성한다. 상기한 각 공정 단계를 하나의 반응기에서 진행하거나, 다른 반응기에서 진행하더라도 반응기간 이동시 진공이나 산소가 적은 분위기를 통하여 반도체 기판을 이동하게 함으로써 기판의 표면이 재오염되지 않도록 한다. 하부전극으로서, 도핑된 실리콘막, 버섯돌기를 갖는 도핑된 다결정 실리콘막, 질화 금속막, 노블(noble) 금속막, 내화물 금속막 및 니어-노블(near-noble) 금속막 및 전도성 산화막 중의 어느 하나를 사용하여도 무방하다. 상기 전도성 산화막에는 RuO2또는 IrO2가 포함된다. 본 실시예에서는, 하부전극으로서 버섯돌기를 갖는 다결정 실리콘막을 먼저 형성하고 이를 포스핀(PH3) 기체의 플라즈마에 의해 처리함으로써 도전성 불순물 도핑 및 표면세정을 행하는 동시에 그 표면의 버섯 돌기를 강화하였다. 물론, 도핑되는 불순물의 종류에 따라 플라즈마 처리에 사용되는 기체가 달라지는데, 일반적으로는 도핑하고자 하는 성분과 수소의 화합물 기체의 플라즈마를 사용하면 된다. 이 때, 발생하는 수소 플라즈마가 표면세정을 행하는 동시에 그 표면의 버섯 돌기를 강화하는 역할을 하게 된다. 따라서, 보론(Boron)이나 아세닉(Arsenic)을 도핑하고자 할 때에는, B2H6나 AsH3가 각각 사용된다.
그 다음, 탄탈륨질화산화막의 형성공정을 2가지 실시예로 나누어 설명하기로 한다.
[제1 실시예]
먼저, 형성된 하부전극 상에 탄탈륨산화막을 형성한다. 상기 탄탈륨산화막의 형성단계에서 탄탈륨의 원료로서 TaCl5, Ta[N(CHO)2]5, Ta[N(C2O5)2]5, Ta[N(COR)2]5, Ta[NR2]5, Ta(OC2H5)5-n(OCH2CH2OR)n및 Ta(OC2H5)5로 구성된 탄탈륨성분을 포함한 화합물 군으로부터 선택된 어느 하나를 사용할 수 있다(단, 여기서 1≤n≤5, n은 정수, R은 CH3, C2H5, C3H8또는 C4H10등의 알킬기).
이 때, 탄탈륨산화막의 형성단계는, 탄탈륨원료 화합물가스를 0.01sccm∼1slm 범위 내의 유동속도로 반응기 내에 공급하고, 증착압력을 1 mTorr∼100 Torr 범위 내에서, 증착온도를 100∼900℃ 범위 내에서 각각 설정하여 증착공정을 진행하는 것이 바람직하다. 그리고, 상기 탄탈륨산화막의 형성단계에서, 탄탈륨원료 화합물가스에 산소성분 함유기체, 수소성분 함유기체, 비활성 기체 및 비활성원소 함유기체로 구성된 기체 군으로부터 선택된 적어도 어느 하나의 기체를 함께 사용할 수 있다.
그 다음 형성된 탄탈륨산화막을 N2, NH3및 N2O로 구성된 질소성분 함유 기체 군으로부터 선택된 적어도 어느 하나의 반응기체 내에서 열처리 또는 플라즈마처리하여 탄탈륨질화산화막으로 변화시킨다.
[제2 실시예]
먼저, 형성된 하부전극 상에 탄탈륨질화막을 형성한다. 상기 탄탈륨질화막의 형성단계에서 탄탈륨의 원료로서 TaCl5, Ta[N(CHO)2]5, Ta[N(C2O5)2]5, Ta[N(COR)2]5, Ta[NR2]5, Ta(OC2H5)5-n(OCH2CH2OR)n및 Ta(OC2H5)5로 구성된 탄탈륨성분을 포함한 화합물 군으로부터 선택된 어느 하나를 사용할 수 있다(단, 여기서 1≤n≤5, n은 정수, R은 CH3, C2H5, C3H8또는 C4H10등의 알킬기).
이 때, 탄탈륨질화막의 형성단계는, 탄탈륨원료 화합물가스를 0.01sccm∼1slm 범위 내의 유동속도로 반응기 내에 공급하고, 증착압력을 1 mTorr∼100 Torr 범위 내에서, 증착온도를 100∼900℃ 범위 내에서 각각 설정하여 증착공정을 진행하는 것이 바람직하다. 그리고, 상기 탄탈륨질화막의 형성단계에서, 탄탈륨원료 화합물가스에 NH3, 질소성분 함유기체 및 수소성분 함유기체나 이들의 조합을 사용할 수 있다.
그 다음 형성된 탄탈륨질화막을 O2, O3및 N2O로 구성된 산소성분 함유 기체 군으로부터 선택된 적어도 어느 하나의 반응기체 내에서 열처리 또는 플라즈마처리하여 탄탈륨질화산화막으로 변화시킨다.
이와 같이 제1 또는 제2 실시예에 의해 탄탈륨질화산화막을 하부전극 상에 형성한 다음, 동일 반응기에서 상부전극을 형성하여 캐퍼시터의 기본구조를 완성하였다. 물론, 진공이나 저산소 분위기에서 반도체 기판을 다른 반응기로 이동시킨 후에 상부전극의 형성공정을 진행하여도 좋다. 이 때, 상부전극으로는, 도핑된 실리콘막, 질화 금속막, 노블 금속막, 내화물 금속막 및 니어-노블 금속막 및 전도성 산화막 중의 어느 하나를 사용할 수 있으며, 하부전극과 마찬가지로 전도성 산화막에는 RuO2또는 IrO2가 포함된다.
이와 같은 일련의 단위공정이 하나 이상의 반응기를 가진 반도체 제조장비에서 진행될 때, 사전 세정단계, 하부전극 형성단계, 도핑 및 플라즈마 처리단계, 탄탈륨 성분 함유막 형성단계, 탄탈륨질화산화막 형성단계 및 상부전극 형성단계를 차례로 동일 반응기에서 진행하거나, 진공이나 저산소 분위기를 통해 반도체 기판을 이동시킨 후 다른 반응기에서 진행하면, 자연산화막의 성장 및 오염입자의 발생을 방지할 수 있다.
본 발명에 의한 효과는 다음과 같다.
첫째, 기존의 실리콘질화막 및 실리콘산화막의 복합층이나 탄탈륨산화막을 대체할 수 있는, 높은 유전률과 열 안정성을 갖는 탄탈륨질화산화막 형성함으로써, 상·하부 전극과의 계면 이질감이 작고, 산소 공극에 의한 누설전류의 문제가 없으며 정전용량이 우수한 캐퍼시터를 형성할 수 있다.
둘째, 기존에 확립된 공정을 이용할 수 있도록, 탄탈륨질화산화막을 탄탈륨산화막 또는 탄탈륨질화막을 변화시켜 형성함으로써 별도의 공정확립을 위한 노력을 절감할 수 있다.
셋째, 사전 세정공정, 하부전극 형성공정, 탄탈륨 성분 함유막 형성공정, 탄탈륨질화산화막 형성공정 및 상부전극 형성공정의 일부 또는 전부를 일관적으로 진행할 수 있으므로 자연산화막의 성장 및 오염입자의 발생을 방지할 수 있다.

Claims (15)

  1. 적어도 하나 이상의 반응기 모듈을 가지는 반도체 공정처리장치에서 반도체 소자를 제조하는 방법에 있어서,
    상기 처리장치의 반응기 내에, 소정 공정을 거친 반도체 기판을 위치시키는 단계와;
    상기 반도체 기판의 상부에 탄탈륨 성분 함유막을 형성하는 단계와;
    상기 탄탈륨 성분 함유막을 반응기체 내에서 처리하여 탄탈륨질화산화막으로 변화시키는 단계를 포함하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 탄탈륨 성분 함유막은 탄탈륨산화막이며, 상기 반응기체는 N2, NH3및 N2O로 구성된 질소성분 함유 기체 군으로부터 선택된 적어도 어느 하나로서, 상기 탄탈륨산화막을 상기 반응기체 내에서 열처리 또는 플라즈마처리하여 탄탈륨질화산화막으로 변화시키는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서, 상기 탄탈륨 성분 함유막은 탄탈륨 질화막이며, 상기 반응기체는 O2, O3및 N2O로 구성된 산소성분 함유 기체 군으로부터 선택된 적어도 어느 하나로서, 상기 탄탈륨질화막을 상기 반응기체 내에서 열처리 또는 플라즈마처리하여 탄탈륨질화산화막으로 변화시키는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제2항 또는 제3항에 있어서, 상기 탄탈륨질화산화막으로 변화시키는 단계 이후에 상기 탄탈륨질화산화막을 비활성기체 내에서 열처리하는 단계를 더 거치는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항에 있어서, 상기 탄탈륨 성분 함유막의 형성단계에서 탄탈륨의 원료로서 TaCl5, Ta[N(CHO)2]5, Ta[N(C2O5)2]5, Ta[N(COR)2]5, Ta[NR2]5, Ta(OC2H5)5-n(OCH2CH2OR)n및 Ta(OC2H5)5로 구성된 탄탈륨성분을 포함한 화합물 군으로부터 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자 제조방법, 단 1≤n≤5, n은 정수, R은 알킬기.
  6. 제1항에 있어서, 상기 탄탈륨 성분 함유막을 형성하는 반응기와 동일한 반응기에서 상기 반도체 기판을 인-시튜 플라즈마 세정하는 단계를 상기 탄탈륨 성분 함유막의 형성단계 전에 먼저 거치는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항 있어서, 상기 플라즈마 세정단계에서 할로겐원소 함유기체의 플라즈마를 이용한 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제6항에 있어서, 상기 플라즈마 세정단계에서 할로겐원소 함유기체에 비활성 기체를 혼합하여 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제6항에 있어서, 상기 플라즈마 세정단계에서 할로겐원소 함유기체의 플라즈마를, 수소성분을 함유한 기체의 플라즈마와 함께 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제2항 또는 제3항에 있어서, 상기 탄탈륨 성분 함유막의 형성단계 직전에 캐퍼시터용 하부전극을 형성하는 단계를 더 포함하되, 상기 하부전극으로서 도전성 불순물이 도핑된 실리콘막, 질화 금속막, 노블 금속막, 내화물 금속막, 니어-노블 금속막 및 전도성 산화막으로 구성된 도전성 박막군으로부터 선택된 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제2항 또는 제3항에 있어서, 상기 탄탈륨질화산화막의 형성단계 직전에 캐퍼시터용 하부전극을 형성하는 단계를 더 포함하되, 상기 하부전극으로서 플라즈마 도핑이 실시된, 버섯돌기를 갖는 다결정 실리콘막을 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제2항 또는 제3항에 있어서, 상기 탄탈륨질화산화막의 형성단계 이후에 그 계면특성 및 막질을 개선하기 위해, 이를 플라즈마 처리하는 단계를 더 거치되, 상기 탄탈륨질화산화막의 형성공정이 진행된 반응기와 동일한 반응기 또는 저산소 분위기를 통해 이동한 다른 반응기에서 상기 플라즈마 처리단계를 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제12항에 있어서, 상기 플라즈마 처리단계에서 산소성분함유 화합물 기체, 질소성분함유 화합물 기체 및 수소성분함유 화합물 기체로 구성된 기체 군으로부터 선택된 어느 하나의 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제2항 또는 제3항에 있어서, 상기 탄탈륨질화산화막의 형성단계 후에 상부전극을 형성하는 단계를 더 포함하되, 상기 상부전극으로서 도전성 불순물이 도핑된 실리콘막, 질화 금속막, 노블 금속막, 내화물 금속막, 니어-노블 금속막 및 전도성 산화막으로 구성된 도전성 박막군으로부터 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  15. 적어도 하나 이상의 반응기를 가진 반도체 제조장비에서 반도체 제조공정을 진행함에 있어서,
    소정 공정을 거친 반도체 기판을 할로겐원소의 화합물 기체의 플라즈마를 이용하여 세정함으로써 그 표면의 자연산화막과 오염물을 제거하는 단계와;
    상기 세정공정을 거친 반도체 기판 상에 하부전극을 형성하는 단계와;
    상기 하부전극 상에 탄탈륨 성분 함유막을 형성하는 단계와;
    상기 탄탈륨 성분 함유막을 반응기체 내에서 열처리하여 탄탈륨질화산화막으로 변화시키는 단계와;
    상기 탄탈륨질화산화막 상에 상부전극을 형성하는 단계를 포함하되,
    상기 세정공정, 하부전극 형성공정, 탄탈륨 성분 함유막 형성공정, 탄탈륨질화산화막 형성공정 및 상부전극 형성공정을 동일 반응기에서 진행하거나, 저산소 분위기를 통해 서로 다른 반응기로 이동하여 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386450B1 (ko) * 2000-12-29 2003-06-02 주식회사 하이닉스반도체 반도체 소자의 커패시터 형성방법
KR100433041B1 (ko) * 2001-12-27 2004-05-24 동부전자 주식회사 반도체 메모리의 커패시터 제조방법
US9893271B2 (en) 2015-10-15 2018-02-13 Samsung Electronics Co., Ltd. Semiconductor memory device

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358066B1 (ko) * 1999-06-25 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100328454B1 (ko) 1999-06-29 2002-03-16 박종섭 반도체 소자의 캐패시터 제조 방법
KR100497142B1 (ko) * 1999-11-09 2005-06-29 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100313091B1 (ko) * 1999-12-29 2001-11-07 박종섭 반도체장치의 ＴａＯＮ 게이트절연막 형성방법
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR100618683B1 (ko) * 2000-06-01 2006-09-06 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
KR100639200B1 (ko) * 2000-06-30 2006-10-31 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
US7081409B2 (en) * 2002-07-17 2006-07-25 Samsung Electronics Co., Ltd. Methods of producing integrated circuit devices utilizing tantalum amine derivatives
US7972897B2 (en) * 2007-02-05 2011-07-05 Intermolecular, Inc. Methods for forming resistive switching memory elements
US8889565B2 (en) * 2009-02-13 2014-11-18 Asm International N.V. Selective removal of oxygen from metal-containing materials
US7829457B2 (en) * 2009-02-20 2010-11-09 Asm International N.V. Protection of conductors from oxidation in deposition chambers
US8507388B2 (en) 2010-04-26 2013-08-13 Asm International N.V. Prevention of oxidation of substrate surfaces in process chambers
JP5683388B2 (ja) 2010-08-19 2015-03-11 株式会社日立国際電気 半導体装置の製造方法、基板処理方法及び基板処理装置
US8569104B2 (en) * 2012-02-07 2013-10-29 Intermolecular, Inc. Transition metal oxide bilayers
CN116666935A (zh) * 2023-06-19 2023-08-29 本源量子计算科技（合肥）股份有限公司 共面波导谐振腔及其制造方法、超导量子芯片

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3558461A (en) * 1968-10-28 1971-01-26 Bell Telephone Labor Inc Thin film resistor and preparation thereof
JPS60208813A (ja) * 1984-04-02 1985-10-21 Mitsubishi Electric Corp 光電変換装置とその製造方法
JPH0521744A (ja) * 1991-07-10 1993-01-29 Sony Corp 半導体記憶装置のキヤパシタおよびその製造方法
JP2786071B2 (ja) * 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
JPH08115851A (ja) * 1994-10-14 1996-05-07 Ngk Spark Plug Co Ltd 薄膜コンデンサ付きセラミック基板および その製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386450B1 (ko) * 2000-12-29 2003-06-02 주식회사 하이닉스반도체 반도체 소자의 커패시터 형성방법
KR100433041B1 (ko) * 2001-12-27 2004-05-24 동부전자 주식회사 반도체 메모리의 커패시터 제조방법
US9893271B2 (en) 2015-10-15 2018-02-13 Samsung Electronics Co., Ltd. Semiconductor memory device

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