KR20000008736A - 반도체 소자의 제조공정에서의 실리사이드 이온 재도포 방지방법 - Google Patents
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Abstract
반도체 소자의 제조를 위한 콘택 홀 형성공정에서 금속 실리사이드 층을 식각하는 경우 실리사이드 이온의 내부 부착이나 재도포를 방지하는 방법이 개시된다. 그러한 방법은, 하부에 실리사이드 막을 가지는 반도체 소자의 콘택 에치시 폴리머 어태치 공정으로써 실리콘 또는 실리사이드 이온의 내부 부착이나 재도포를 방지하거나, 산소 또는 아르곤 산소 플라즈마로 부착된 이온을 제거하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 제조를 위한 콘택 홀 형성공정에서 금속 실리사이드 층을 식각하는 경우 실리사이드 이온의 내부 부착이나 재도포를 방지하는 방법에 관한 것이다.
반도체 디바이스가 고집적화 고성능화 됨에 따라 새로운 형태의 칩이 개발 및 제조되고 있다. 예컨대 최근에 개발되고 있는 칩들중의 하나로서 디램(DRAM)과 로직(Logic)이 하나로 합쳐진 엠디엘(MDL:Merged DRAM Logic)디바이스가 그것이다. 그렇지만, 기존에 분리되어 인쇄회로기판에 각기 장착됨에 따라 발생되던 문제점을 해소하고 두 소자의 장점만을 한데 모은 상기 엠디엘 디바이스를 제조하는 제조공정은 더욱 복잡해지고 어려워지고 있는 실정이다. 그러한 엠디엘 디바이스 또는 통상의 반도체 메모리 디바이스내에 모오스 트랜지스터를 제조하는 경우에 일정한 목적을 위하여 고용융점 및 고내열성을 가지는 금속 예컨대, 티타늄, 코발트, 텡스텐 등의 금속이온을 실리콘이온과 결합시킨 금속 실리사이드 층을 도전층으로서 만들 수 있다. 상기 금속 실리사이드는 저저항 도전 물질로서 기능한다. 즉, 반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라, 미세 패턴 형성을 통한 트랜지스터 및 메모리 셀에서의 게이트 길이의 감소 및 소자 특성의 향상을 만족시키는 저저항 도전 물질이 필요한 것이다. 또한, 면 저항과 접촉 저항을 감소시킬 수 있는 물질로서 기능한다. 즉, 상기한 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위하여, 소오스/드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시키는 물질이 요구되는 것이다. 그러므로, 게이트 전극 및 소오스/드레인 영역의 표면에 실리사이드(silicide)층을 형성함으로써 게이트 전극의 비저항 및 소오스/드레인 영역의 면 저항과 접촉 저항을 감소시킬 수 있는 살리사이드 공정에 대한 연구가 활발히 진행되고 있다. 살리사이드 공정이란, 게이트 전극 및 소오스/드레인 영역에만 선택적으로 티타늄 실리사이드(TiSix) 등의 실리사이드층을 형성하는 방법이다.
통상의 디램 셀의 경우에 하나의 억세스 트랜지스터와 하나의 캐패시터로 이루어진다. 여기서, 억세스 트랜지스터의 드레인과 스토리지 캐패시터의 하부전극을 연결하기 위해서는 트랜지스터를 덮는 층간 절연막을 식각하여 콘택홀을 형성한다. 상기 콘택홀은 구조상 매몰콘택 (BC:Buried Contact)을 제공한다. 상기 콘택홀을 만들기 위해 층간절연막을 에치하는 경우에, 에치작업은 액티브 영역위의 실리사이드층이 완전히 제거되고 그 하부의 실리콘 기판이 약 200Å정도로 더 식각된 때에 비로서 완료된다. 이 경우에 실리사이드 에치시 에치된 실리사이드 또는 실리콘 이온은 형성된 콘택홀의 측벽에 부착될 수 있다. 이러한 부착이나 재도포현상이 일어나는 경우에 다음과 같은 불량이 야기된다. 우선, 프로파일 불량이 야기될 수 있다. 또한, 원하는 크기의 콘택홀을 얻지 못하므로 콘택 폭 크리티컬 디멘젼이 정확하게 보장되지 않는다. 그러면 콘택 필링작업이 나빠지거나 제조된 소자에서 리프레쉬 특성이 나빠지는 문제가 있다.
따라서, 반도체 소자의 제조를 위한 콘택 홀 형성공정에서 금속 실리사이드 층을 식각하는 경우 실리사이드 이온의 내부 부착이나 재도포를 해결할 수 있는 기술이 강력히 요망되는 실정이다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 개선된 제조방법을 제공함에 있다.
본 발명의 다른 목적은 반도체 소자의 제조를 위한 콘택 홀 형성공정에서 금속 실리사이드 층을 식각하는 경우 실리사이드 이온의 내부 부착이나 재도포를 방지하는 방법을 제공함에 있다.
상기한 목적을 달성하기 위하여, 본 발명에서는 하부에 실리사이드 막을 가지는 반도체 소자의 콘택 에치시 플루오로카아본 계열의 프라즈마 에치를 수행하되 폴리머 어태치 프로세스로 슬로프 에치를 행하여, 하부의 실리사이드 및 실리콘 이온의 내부 부착이나 재도포를 방지하거나, 산소 또는 아르곤 산소 플라즈마로 부착된 이온을 제거하는 것을 특징으로 한다.
본 발명의 타의 목적 및 이점은 첨부도면과 함께 설명되는 하기 설명에 의해 명확하게 나타날 것이다.
도 1 및 도 2는 본 발명의 일실시예에 따라 실리사이드 이온 재도포 방지를 설명하기 위해 도시된 반도체 소자의 콘택홀 형성공정의 제조단면도들
이하에서, 금속 실리사이드 층을 식각하는 경우 실리사이드 이온의 내부 부착이나 재도포를 방지하거나 제거하는 방법에 대한 본 발명의 바람직한 실시예가 상세히 설명된다.
먼저, 도 1에는 층간 절연막 예컨대 산화막 5에 덮여 있고 게이트 및 드레인/소오스 영역에 금속 실리사이드 층 4이 형성된 두개의 모오스 트랜지스터의 단면도가 보여진다. 도 1을 참조하면, 미도시된 소자 분리막에 의하여 활성 영역이 정의되어진 실리콘 기판 1의 표면에 열산화 공정을 수행하여 게이트 산화막 GOX를 성장시킨 후, 그 위에 게이트용 도전층, 예컨대 다결정실리콘을 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 증착하고 이를 사진식각 공정으로 패터닝하여 게이트 전극 2을 형성한다. 이어서, 상기 게이트 전극 2이 형성된 결과물의 상부에 절연층을 증착한 후 이를 반응성 이온 식각(reactive ion etching; RIE)과 같은 이방성 식각 방법으로 에치백(etch-back)함으로써, 상기 게이트 전극 2의 측벽에 스페이서 3을 형성한다. 여기서, 상기 절연층은 실리사이드 반응을 저지할 수 있는 물질, 예컨대 질화물이나 산화물로 형성한다. 다음에, 상기 측벽 스페이서3 및 게이트 전극 2를 이온 주입 마스크로 이용하여 NMOS 트랜지스터의 경우에는 p형 불순물, 예컨대 보론 또는 불화 붕소(BF2) 이온을 고 도즈(high dose)로 주입함으로써, 상기 반도체 기판 1의 표면에 상기 측벽 스페이서 3에 셀프-얼라인(self-align)되는 고농도의 소오스/드레인 영역 A을 형성한다. 여기서, 상기 측벽 스페이서 3를 형성하기 전에, 상기 게이트 전극 2을 이온 주입 마스크로 하여 NMOS 트랜지스터의 경우에는 p형 불순물을 저 도즈(low dose)로 이온 주입함으로써 상기 반도체 기판 1의 표면에 상기 게이트 전극 2에 셀프-얼라인되는 저농도의 소오스/드레인 영역, 즉 LDD(Lightly Doped Drain) 영역을 형성할 수 있다.
이어서, 상기 고농도의 소오스/드레인 영역 A이 형성된 결과물의 상부에 실리사이드를 형성하기 위한 금속 물질로, 예컨대 티타늄(Ti) 또는 코발트을 증착한 후, 상기 티타늄 또는 코발트에 대해 고속열처리(rapid thermal annealing; RTA) 또는 로(furnace)를 이용한 열처리를 실시하면, 티타늄이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응이 유발된다. 티타늄인경우에, 노출된 소오스/드레인 영역 및 게이트전극 2의 표면에 티타늄 실리사이드층(TiSi2)(4)이 형성된다. 이어서, 상기 실리사이드층(4), 실리콘 기판(1) 및 게이트 산화막(GOX)에 손상을 주지않는 에천트(etchant)를 사용하여 미반응된 티타늄층을 선택적으로 제거한다.
따라서, 도 1에는 티타늄 실리사이드 또는 코발트 실리사이드 막 4를 게이트와 소오스 및 드레인이 형성되는 액티브 영역위에 형성된 것이 나타나 있으며, 이 후 비트라인 6 형성 및 층간절연막 5 예컨대 실리콘 산화막이 데포지션되면 도 1의 구조가 얻어진다.
도 2에는 사진 식각공정으로서 상기 도 1의 절연층 5를 예컨대 플라즈마 에치법으로 이방성 식각함으로써 상기 실리사이드층 4 및 그 하부의 일부를 노출시키는 콘택 홀(윈도우) 10을 형성하는 것이 보여진다. 여기서, 층간 절연막 5의 식각시 플루오로카아본(fluorocarbon)계열의 프라즈마 에치를 수행하는 경우에 수직으로 에치시 비트라인 터치 또는 게이트 어택을 발생시킬 수 있으므로 슬로프 에치를 행한다. 슬로프(경사)에치를 위해서 폴리머 어태치 프로세스를 사용하기 위해 CHF3가스를 첨가하는데 이 경우에 그 가스에 의한 폴리머에 의해, 하부의 실리사이드 및 실리콘 이온은 매몰 콘택 홀의 측벽에 부착되지 아니한다. 이 경우에 재도포된 에치 부산물이 상기 폴리머위에 형성되므로 후속의 에싱과 스트립 공정에서 제거된다. 또 다른 방법은 산소가스 O2를 첨가하여 에치 부산물을 프라즈마 상태에서 재산화시키거나 리스퍼터링 상태에서 산화를 유도하는 것이며, 매몰 콘택을 형성한 후 인시츄 공정으로 즉 포스트 에치를 아르곤 산소 플라즈마를 이용하여 스퍼터 에치하여 에치 부산물을 제거할 수도 있다.
따라서, 콘택 홀 형성공정에서 금속 실리사이드 층을 식각하는 경우 실리사이드 이온의 내부 부착이나 재도포가 방지된다.
전술된 바와 같이 본 발명의 실시예는 도면을 참조하여 예를들어 설명되었지만, 사안이 허용하는 범위에서 다양한 변화와 변경이 가능함은 물론이다.
상기한 본 발명에 따르면, 반도체 소자의 제조를 위한 콘택 홀 형성공정에서 금속 실리사이드 층을 식각하는 경우 실리사이드 이온의 내부 부착이나 재도포가 방지되는 이점이 있다.
Claims (2)
- 반도체 소자의 제조에 필요한 콘택 홀 형성을 위하여 층간 절연막의 하부에 위치된 금속 실리사이드 층을 식각하는 방법에 있어서,플루오로카아본 계열의 프라즈마 에치를 수행하되 폴리머 어태치 프로세스로 슬로프 에치를 행하여, 하부의 실리사이드 및 실리콘 이온의 내부 부착이나 재도포를 방지하는 것을 특징으로 하는 방법.
- 반도체 소자의 콘택 홀 형성 방법에 있어서,산소가스를 첨가하여 에치 부산물을 프라즈마 상태에서 재산화시키거나 리스퍼터링 상태에서 산화를 유도하여 하부의 실리사이드 및 실리콘 이온의 내부 부착이나 재도포를 방지하는 것을 특징으로 하는 방법.
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Legal Events
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| WITN | Withdrawal due to no request for examination |