KR20000004593A - 반도체 소자의 전하저장전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 기억 소자의 제조 방법에 관한 것으로, 특히 반구형 다결정 실리콘을 이용한 전하 저장 전극의 제조 방법에 관한 것으로, 반도체 기판의 활성영역과 전기적으로 접촉되어 수직하게 형성된 폴리실리콘 전하저장전극을 갖는 반도체 기억소자 제조 방법에 있어서, 상기 폴리실리콘막 상부에 산화막을 도포하여 평탄시키는 단계; 상기 평탄화용 산화막을 에치백하여 상기 폴리실리콘막을 노출시키는 단계; 저 선택 식각비를 가지는 식각제를 이용하여 상기 노출된 산화막과 폴리실리콘막을 건식식각하여 폴리실리콘막을 형성하는 단계; 및 동일 식각 챔버내에서 상기 폴리실리콘막을 Cl, O2및 Ar의 혼합물 또는 Cl2/O2플라즈마 가스로 식각처리 하는 단계를 포함한다.
Description
본 발명은 반도체 기억 소자의 제조 방법에 관한 것으로, 특히 반구형 다결정 실리콘을 이용한 전하 저장 전극의 제조 방법에 관한 것이다.
일반적으로, 반도체 기억 소자는 넓은 표면적을 확보하기 위하여 적층구조를 이루고 있다. 도 1a 및 도 1b는 종래의 실린더형 전하 저장 전극의 일례를 도시한 것으로, 반도체 기판(10) 상에 소자분리 절연막(20), 트랜지스터(30), 비트라인(40), 콘택 플러그(50)를 포함하는 포함하는 하부구조 및 전하저장 전극의 표면적을 증가시키기 위하여 상기 콘택 플러그(50)와 전기적으로 접촉된 실린더형 폴리실리콘막(60)을 도시하고 있다.
도 1a에 도시된 바와 같이, 종래의 실린더형 전하저장 전극은 소정의 하부공정을 진행 한 후에 전하저장전극의 한쪽 전극으로 사용할 폴리실리콘막(100)이 증착된후, PSG 또는 O3-PSG막과 같은 산화막(200)을 연이어 증착한다.
이어서, 도 1b와 같이, 폴리실리콘막(100)이 들어나는 시점까지 상기 산화막(200)을 에치백하고, 노출된 폴리실리콘막(100)을 에치백한다. 이때, 상기 전하저장전극용 폴리실리콘막을 에치백하는 공정은 산화막(200)과 폴리실리콘막의 선택 식각비를 1.2:1정도로 하여 동시에 두 층을 건식식각 함으로써 하부의 수평한 폴리실리콘막과 수직한 기둥모양의 폴리실리콘막을 남긴다. 이때 사용되는 식각가스는 CHF3, C2F6, CF4등이 사용된다. 후속 반구형그레인(HSG) 시드형성(Seeding)을 유리하게 하고 브리지(Bridge)를 방지하기 위해 플라즈마 식각후처리가 수행되고, BOE(buffered oxide etchant)로 잔류된 산화막(200)을 제거하여 폴리실리콘 전하저장전극을 형성한다.
그러나, Cl2, N2, SF6, 등의 가스를 혼합하여 사용하는 플라즈마 식각후처리에도 불구하고 캐패시터의 모양이 깨지는 현상 및 실린더 형태의 인접한 전하저장전극을 전기적으로 연결하는 브리지가 다수발생 등의 문제점이 많이 있었다. 도 2는 이러한 현상을 나타낸 사진으로 에치백 후 불량한 패턴이상을 보여주고 있다.
또한, O2가스부재에 의한 HSG 시드형성 불량으로 캐패시터 용량확보가 불량해져 캐패시터 모양이 불규칙적이고 심지어 깨져서 브리지가 유발한다. 더욱이, 셀 형성 지역에는 카본침적에 의해서 후속 선택적 HSG증착시 상당한 방해를 받게 된다.
따라서, 고집적 반도체 기억 소자에서의 캐패시턴스 확보가 어렵고, 이러한 문제점을 해결하려고 공정을 추가하여 진행하면 공정의 연결성이 없어 공정이 불안해지고, 결과적으로 상당히 많은 공정을 거치는 관계로 단가 상승 및 불량률이 증가하는 문제점이 따랐다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 선택적 반구형 다결정 실리콘증착 공정에 있어서 상당한 공정마진을 확보하는 동시에 브리지를 제거할 수 있는 전하저장전극 형성 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 공정단계를 줄여 경제적이고 신뢰성 있는 반도체 메모리 소자를 형성하는 방법을 제공하는데 그 목적이 있다.
도 1a 및 도 b는 종래의 반도체 기억장치를 제조하는 공정단면도,
도 2 는 종래의 반도체 기억장치의 제조 방법에 따라 형성된 전하저장전극의 형태를 보여주는 SEM사진,
도 3은 본 발명에 따른 반도체 기억장치의 제조하는 공정단면도,
도 4는 본 발명에 따른 반도체 기억장치의 전하저장전극의 실제 모양을 보여주는 SEM사진,
*도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 20: 소자분리 절연막
30: 트랜지스터 40: 비트라인
50: 질화막 60: PSG막
100: 폴리실리콘막 200: 산화막
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 활성영역과 전기적으로 접촉되어 수직하게 형성된 폴리실리콘 전하저장전극을 갖는 반도체 기억소자 제조 방법에 있어서, 상기 폴리실리콘막 상부에 산화막을 도포하여 평탄시키는 단계; 상기 평탄화용 산화막을 에치백하여 상기 폴리실리콘막을 노출시키는 단계; 저 선택 식각비를 가지는 식각제를 이용하여 상기 노출된 산화막과 폴리실리콘막을 건식식각하여 폴리실리콘막을 형성하는 단계; 및 동일 식각 챔버내에서 상기 폴리실리콘막을 Cl, O2및 Ar의 혼합물 또는 Cl2/O2플라즈마 가스로 식각처리 하는 단계를 포함한다.
또한, 본 발명은 반도체 기판의 활성영역과 전기적으로 접촉되어 수직하게 형성된 폴리실리콘 전하저장전극을 갖는 반도체 기억소자 제조 방법에 있어서, 상기 폴리실리콘막 상부에 산화막을 증착하여 평탄시키는 단계; 상기 평탄화용 산화막을 에치백하여 상기 폴리실리콘막을 노출시키는 단계; 및 저 선택 식각비를 가지는 식각제를 이용하여 건식식각한 후, Cl, O2및 Ar의 혼합물 또는 Cl2/O2플라즈마가스를 이용하여 상기 노출된 산화막과 폴리실리콘막을 건식식각하여 폴리실리콘막을 형성하고 BOE로 잔류된 산화막을 제거하는 단계를 포함한다.
또한, 본 발명은 반도체 기억소자의 반구형 폴리실리콘 전하저장전극 제조 방법에 있어서, Cl, O2및 Ar의 혼합물 또는 Cl2/O2플라즈마가스를 이용하여 상기 폴리실리콘막의 표면을 식각처리하여 단계를 포함한다.
본 발명은 실린더형 전하저장전극을 형성할 때 생략 가능한 공정은 모두 제거하고 꼭 필요한 공정만을 진행하면서 원하는 형태의 전하저장전극을 만들고자 전하저장전극의 에치백 공정시 새로운 가스를 제시하였다. PSG막을 장벽으로 C2F6가스를 사용하여 산화막 : 폴리실리콘막의 선택비를 1.2:1로하여 전하저장전극용 캐패시터를 형성하고, 이후 인시튜(Insitu)로 상기 폴리시리콘막(100)을 Cl, O2및 Ar의 혼합가스 또는 Cl2/O2로 플라즈마처리를 함으로써 주변회로 지역에 미세하게 잔존하는 폴리실리콘 잔유물을 완벽하게 제거한다. 더욱이, 후속 선택적 반구형 폴리실리콘막의 시드형성시 방해가 되는 카본 침적된 폴리실리콘막을 부분적으로 제거하는 동시에 상부 전하저장전극의 모양이 양호해져서 셀 지역에서 항시 문제가 되는 수직한 형태의 전하저장전극이 손상되는 펜스파괴(Fence Broken)현상을 동시에 해결한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 1b와 같은 구조하에서, 플라즈마 건식 식각장비를 통해 산화막(200) 및 폴리실리콘막(100)의 에치백 공정을 수행하여 도 3의 구조를 형성한다, 이때, 카본 플로라이드 계열이나 카본 하이드로 플로라이드 계열의 가스를 사용하여 폴리실리콘막을 식각한다. 바람직한 실시예에서, CHF3, CF4, C2F6또는 그들의 혼합물 가스를 이용하여 산화막 : 폴리실리콘막의 선택 식각비 1.2:1로 조절하여 에치백함으로써 폴리실리콘막 상부쪽 양쪽으로 생기는 펜스(Fence)를 원천적으로 억제한다. 그러나, 이 공정으로만은 단차 하강지역인 주변회로 지역에서 미세한 잔유물을 완전제거가 어렵고, 또한 폴리실리콘막 표면이 거칠고, C2F6등과 같은 카본계열의 식각제를 이용하게 되면 카본 침적으로 인해서 후속 공정의 선택적 반구형 다결정실리콘(selective HSG)의 증착에 상당한 방해를 받는다. 따라서, 본 발명은 동일 챔버내에서 Cl, O2및 Ar의 혼합가스 또는 Cl2/O2플라즈마로 노출된 폴리실리콘막을 표면식각처리를 해줌으로서 상기 폴리실리콘막의 건식 에치백 공정을 완료한다. 이후 자기정렬콘택 식각시의 사용된 PSG막(60)을 9:1 BOE(buffered oxide etchant) 의 화학물질을 이용하여 모두 제거한다. 한편, PSG막(60) 하부에는 식각 베리어층으로 사용될 수 있는 질화막(50)이 있기 때문에 상기 질화막 밑의 산화막 손실은 방지될 수 있다. 한편, 산화막 및 폴리실리콘막의 건식 식각시에 Cl, O2및 Ar의 혼합가스 또는 Cl2/O2플라즈마 가스를 주입하여 폴리실리콘막의 표면시각처리를 하는 것도 가능하며, 이때 5∼20mTorr에서 300∼400W RF 파워, 80∼150W 바이어스 전압이 인가된다.
도 4는 상기 도 3에 설명한 방법으로 제조된 실린더형 전하저장전극의 실제모양을 나타낸 것으로, 브리지를 가지지 않은 양호한 캐패시터가 형성될 수 있음을 보여주고 있다. 또한, 본 발명은 선택적 반구형 폴리실리콘막의 후속 증착 공정에 상당한 공정마진을 확보하는 동시에, 브리지 제거된 캐패시터를 할 수 있어서 제품의 수율 및 신뢰성에 상기한 기여할 수 있으며, 또한 공정단계를 경제적인 장비로 동일 챔버내에서 처리함으로써 생산성을 높일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의거하여 전하저장전극을 제조하면 동일한 전하저장용량을 확보하는데 있어서 종래기술에 비하여 필요한 공정수를 획기적으로 감축할 수 있으므로 생산단가가 매우 낮아지는 잇점이 있다. 아울러 진행할 공정이 적어서 그만큼 불량률을 줄일 수 있어서 생산 수율의 증대를 꾀할 수 있다.
Claims (9)
- 반도체 기판의 활성영역과 전기적으로 접촉되어 수직하게 형성된 폴리실리콘 전하저장전극을 갖는 반도체 기억소자 제조 방법에 있어서,상기 폴리실리콘막 상부에 산화막을 도포하여 평탄시키는 단계;상기 평탄화용 산화막을 에치백하여 상기 폴리실리콘막을 노출시키는 단계;저 선택 식각비를 가지는 식각제를 이용하여 상기 노출된 산화막과 폴리실리콘막을 건식식각하여 폴리실리콘막을 형성하는 단계; 및동일 식각 챔버내에서 상기 폴리실리콘막을 Cl, O2및 Ar의 혼합물 또는 Cl2/O2플라즈마 가스로 식각처리 하는 단계를 포함하여 이루어지는 반도체 기억소자 제조 방법.
- 제 1 항에 있어서,상기 저 선택 식각비를 가지는 식각제는 산화막 : 폴리실리콘막의 식각 선택비가 1.2:1인 CHF3, CF4, C2F6또는 그 들의 혼합물인 것을 특징으로 하는 반도체 기억소자 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘막 상에 반구형 폴리실리콘막을 형성하는 단계를 더 포함히여 이루어지는 것을 특징으로 하는 반도체 기억소자 제조 방법.
- 반도체 기판의 활성영역과 전기적으로 접촉되어 수직하게 형성된 폴리실리콘 전하저장전극을 갖는 반도체 기억소자 제조 방법에 있어서,상기 폴리실리콘막 상부에 산화막을 증착하여 평탄시키는 단계;상기 평탄화용 산화막을 에치백하여 상기 폴리실리콘막을 노출시키는 단계; 및저 선택 식각비를 가지는 식각제를 이용하여 건식식각한 후, Cl, O2및Ar의 혼합물 또는 Cl2/O2플라즈마가스를 이용하여 상기 노출된 산화막과 폴리실리콘막을 건식식각하여 폴리실리콘막을 형성하고 BOE로 잔류된 산화막을 제거하는 단계를 포함하여 이루어지는 반도체 기억소자 제조 방법.
- 반도체 기억소자의 반구형 폴리실리콘 전하저장전극 제조 방법에 있어서,Cl, O2및 Ar의 혼합물 또는 Cl2/O2플라즈마가스를 이용하여 상기 폴리실리콘막의 표면을 식각처리하여 단계를 포함하여 이루어지는 반도체 기억소자 제조 방법.
- 제 5 항에 있어서,상기 방법은 상기 폴리실리콘막 상에 위치하는 잔류 산화막을 BOE를 이용하여 제거하는 단계; 및상기 폴리실리콘막 상에 반구형 폴리실리콘막을 형성하는 단계를 더포함히여 이루어지는 것을 특징으로 하는 반도체 기억소자 제조 방법.
- 제 5 항에 있어서,상기 폴리실콘막의 표면식각 처리는 5∼20mTorr에서 이루어지는 것을 특징으로 하는 반도체 기억소자 제조 방법.
- 제 7 항에 있어서,상기 폴리실콘막의 표면식각 처리는 300∼400W RF 파워가 인가되는 것을 특징으로 하는 반도체 기억소자 제조 방법.
- 제 8 항에 있어서,상기 폴리실콘막의 표면식각 처리는 웨이퍼에 80∼150W 바이어스 전압이 인가되는 것을 특징으로 하는 반도체 기억소자 제조 방법.
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|---|---|---|---|---|
| US7510180B2 (en) | 2004-10-12 | 2009-03-31 | Samsung Electronics Co., Ltd. | Bypass tray and image forming apparatus with the same |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20091028 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |