KR20000002449A - 열산화 공정을 포함하지 않는 반도체장치의 트렌치 소자분리방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000002955 isolation Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000003647 oxidation Effects 0.000 title abstract description 17
- 238000007254 oxidation reaction Methods 0.000 title abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 33
- 239000010703 silicon Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000011810 insulating material Substances 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 5
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 abstract 2
- 230000007547 defect Effects 0.000 description 13
- 239000012535 impurity Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
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Abstract
본 발명의 열 산화 공정을 포함하지 않는 반도체 장치의 트렌치 소자 분리 방법은, 실리콘 기판 상에 마스크막 패턴을 형성하는 단계와, 마스크막 패턴을 식각 마스크로 실리콘 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치의 양 측벽을 소정 깊이로 식각하여 마스크막 패턴의 하부를 노출하는 단계와, 트렌치의 내벽에 소정 두께의 산화막을 화학 기상 증착법을 이용하여 형성하는 단계와, 산화막이 형성된 트렌치를 절연 물질로 채우고 평탄화하는 단계, 및 마스크막 패턴을 제거하는 단계를 포함한다.
Description
본 발명은 집적 회로에서의 소자 분리 방법에 관한 것으로서, 특히 열 산화 공정을 포함하지 않는 반도체 장치의 트렌치 소자 분리 방법에 관한 것이다.
반도체 장치의 소자 분리 방법으로서 널리 이용되었던 LOCOS(LOCal Oxidation of Silicon)법은 측면 산화에 의한 버즈 비크(bird's beak) 현상, 버퍼층의 스트레스(stress)에 의한 실리콘 기판의 결정 결함 및 채널 저지를 위해 이온 주입된 불순물의 재분포 등의 문제로 반도체 장치의 전기적 특성 향상 및 고집적화 추세에 난점이 되고 있다.
트렌치 소자 분리 방법은 상기와 같은 LOCOS법의 문제점들을 개선하기 위한 방법들 중의 하나로서, 실리콘 기판의 소자 분리 부분을 식각하여 트렌치(trench)를 형성한 후에 트렌치 내에 절연 물질을 채움으로써 소자를 분리하는 방법이다. 그러나, 트렌치 형성시에 불순물에 의해 실리콘 기판이 오염되고, 후속 공정인 열 산화 공정에서 발생된 스트레스가 실리콘 기판에 전달되어, 이로 인한 실리콘 기판의 결함 발생이 심각한 문제점으로 대두되고 있다.
이를 첨부된 도면을 참조하면서 보다 상세히 설명한다.
도 1은 종래의 반도체 장치의 트렌치 소자 분리 방법의 문제점을 설명하기 위한 개략적 단면도이다. 도 1을 참조하면, 실리콘 기판(100)의 활성 영역 상에 산화막(110) 및 절연막(120)을 순차적으로 형성하며, 그 사이 영역, 즉 소자 분리 영역에는 좁고 깊은 트렌치(130)를 식각 공정에 의해 형성한다. 다음에, 열 산화 공정을 수행하여 트렌치(130)의 내벽에 열 산화막(140)을 형성한다. 열 산화막(140)은 게이트 산화막(미도시)의 특성을 향상시키고, 트렌치를 채우는 산화물과 실리콘 기판(100)의 실리콘 사이의 불안정한 계면 상태를 안정화시키며, 반도체 장치의 누설 전류량을 줄이며, 그리고 트렌치(130)의 측벽에서의 실리콘 격자 결함층의 발생을 억제하는 등의 중요한 역할을 수행한다. 이와 같이 트렌치(130) 내벽에 열 산화막(140)을 형성한 후에는, 통상의 트렌치 소자 분리 방법에 따른 공정을 수행한다.
그런데, 상기 실리콘 기판(100)의 소자 분리 영역에 트렌치(130)를 형성할 때, 실리콘 기판(100)의 식각면에 실리콘 격자 결함이 발생하는 한편, 트렌치 식각 챔버에서의 불순물(150)(예를 들면 Fe)이 실리콘 기판(100) 내로 침투한다. 그러면, 실리콘 격자 내에서의 결함과 불순물(150)이 실리콘 기판(100) 내에서의 결함 핵(160)으로서의 작용을 하고, 후속 공정인 열 산화 공정시에는 인터스티셜(interstitial ;격자 위치에 위치하지 않은 원자) 결함이 실리콘 기판의 내부로 이동하면서 상기 결함 핵(160)을 중심으로 여분의 원자면(extra plane of atoms)이 생기는 스택킹 폴트(stacking fault)가 발생된다. 또한, 열 산화 공정을 수행시에, 트렌치의 구석 부분에 집중적으로 발생하는 스트레스에 의해 실리콘 원자가 격자 위치에서 어긋나는 스크류 전위(screw dislocation) 결함이 발생될 수 있으며, 이 스크류 전위 결함은 후속 공정인 열 공정 등을 수행할 때 반도체 장치의 성능 열화를 야기할 수 있다.
본 발명의 목적은 열 산화막을 형성하는 열 산화 공정을 포함하지 않으면서 열 산화막의 역할에 따른 효과들이 유지되도록 하는 반도체 장치의 트렌치 소자 분리 방법을 제공하는데 있다.
도 1은 종래의 반도체 장치의 트렌치 소자 분리 방법의 문제점을 설명하기 위한 개략적 단면도이다.
도 2 내지 도 8은 본 발명에 따른 반도체 장치의 트렌치 소자 분리 방법을 단계별 공정에 따라 나타내 보인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
200...실리콘 기판 210...제1 산화막
220...절연막 230...트렌치
240...제2 산화막 250...절연 물질
상기 목적을 달성하기 위하여, 본 발명에 따른 열 산화 공정을 포함하지 않는 반도체 장치의 트렌치 소자 분리 방법은, (가) 실리콘 기판 상에 마스크막 패턴을 형성하는 단계; (나) 상기 마스크막 패턴을 식각 마스크로 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계; (다) 상기 트렌치의 양 측벽을 소정 깊이로 식각하여 상기 마스크막 패턴의 하부를 노출하는 단계; (라) 상기 트렌치의 내벽에 소정 두께의 산화막을 화학 기상 증착법을 이용하여 형성하는 단계; (마) 상기 산화막이 형성된 트렌치를 절연 물질로 채우고 평탄화하는 단계; 및 (바) 상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 단계 (라)는 습식법을 사용하여 수행하고, 이 때의 식각 깊이는 50Å 내지 300Å가 되도록 하는 것이 바람직하다. 그리고, 상기 단계 (마)에서 상기 산화막의 두께는 50Å 내지 300Å가 되도록 하는 것이 바람직하다.
본 발명에 있어서, 상기 산화막을 형성한 후에 어닐링 공정을 수행하는 단계를 더 포함하는 것이 바람직하며, 이 경우에 상기 어닐링 공정은 질소 또는 수소 분위기 및 800℃ 이상의 온도에서 수행한다. 그리고 상기 단계 (바)에서, 상기 절연 물질을 채우는 공정은 화학 기상 증착법에 의해 수행되며, 상기 평탄화는 화학 기계적 연마법 또는 식각법을 사용하여 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2 내지 도 8은 본 발명에 따른 열 산화 공정을 포함하지 않는 반도체 장치의 트렌치 소자 분리 방법을 단계별 공정에 따라 나타내 보인 단면도들이다.
먼저, 도 2에 도시된 바와 같이, 실리콘 기판(200) 상에 마스크막 패턴(220)을 형성한다. 마스크막 패턴으로는 절연막 패턴(220)을 사용하며, 절연막 패턴(220)의 물질로는 질화실리콘을 사용할 수 있다. 그리고 실리콘 기판(200)과 절연막 패턴(220) 사이에는 제1 산화막 패턴(210)이 형성될 수 있다. 이를 보다 상세히 설명하면, 실리콘 기판(200) 상에 제1 산화막(210) 및 절연막(220)을 순차적으로 형성한다. 그리고 실리콘 기판(200)의 소자 분리 영역이 노출되도록 절연막(220) 및 제1 산화막(210)을 식각한다. 이를 위하여, 절연막(220) 상에 포토레지스트막(미도시)을 도포한다. 그리고, 통상의 리소그라피법을 사용하여 포토레지스트 패턴(미도시)을 형성한다. 다음에, 포토레지스트 패턴을 식각 마스크로 절연막(220) 및 제1 산화막(210)의 노출 부분을 식각하여 실리콘 기판(200)의 소자 분리 영역이 노출되도록 한다.
다음에, 도 3에 도시된 바와 같이, 실리콘 기판(200)의 노출 부분을 식각하여 트렌치(230)를 형성한다. 이 때 절연막(220)은 식각 마스크로 사용되며, 식각법은 건식법을 사용한다.
다음에, 도 4에 도시된 바와 같이, 트렌치(230)의 양 측벽을 소정 깊이로 식각하여 제1 산화막(210)의 하부가 노출되도록 한다. 여기서, 식각되는 깊이는 50Å 내지 300Å이 되도록 한다. 이와 같이, 트렌치(230)의 양 측벽을 식각하는 이유는 트렌치(230) 형성 과정, 즉 건식 공정 중에 발생된 트렌치(230)에서의 실리콘 격자 결함층 및 불순물(예를 들면 Fe)을 제거하기 위한 것이다. 따라서 식각법으로는 습식법을 사용하며, 이에 따라 식각면에서의 실리콘 격자 결함층의 발생이 억제된다.
다음에, 도 5에 도시된 바와 같이, 트렌치(230)의 내벽에 소정 두께의 제2 산화막(240)을 형성한다. 제2 산화막(240)은 화학 기상 증착(Chemical Vapour Deposition)을 사용하여 형성하며, 그 두께는 50Å 내지 300Å이 되도록 한다. 이와 같은 제2 산화막(240)은 종래의 열 산화막의 역할을 수행하므로 열 산화 공정을 생략할 수 있으며, 이로 인하여 열 산화 공정에 따른 인터스티셜(interstitial) 결함, 적층 결함 및 트렌치(230)의 구석 부분에 집중적으로 발생하는 스트레스가 억제된다. 제2 산화막(240)을 형성한 후에는 어닐링 공정을 수행하여 계면을 안정화한다. 이 때, 어닐링 공정은 질소(N2) 또는 수소(H2) 분위기에서 800℃ 이상의 고온 열처리를 수행하므로써 이루어진다.
다음에, 도 6에 도시된 바와 같이, 트렌치(230)를 절연 물질(250)로 채운다. 절연 물질(250)로는 산화물을 사용할 수 있으며, 절연 물질(250)을 트렌치(230)에 채우는 공정은 화학 기상 증착법을 사용하여 수행한다.
다음에, 도 7에 도시된 바와 같이, 평탄화 공정을 수행하여 절연막(220) 및 절연 물질(250)의 표면을 평탄화시킨다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing)법 또는 식각법을 사용하여 수행할 수 있다.
다음에, 도 8에 도시된 바와 같이, 절연막(220) 및 제1 산화막(210)을 제거한다. 절연막(220)이 질화실리콘으로 이루어진 경우에는 인산을 이용한 습식법을 사용하여 제거할 수 있으며, 제1 산화막(210)은 건식법을 사용하여 제거할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
이상의 설명에서와 같이 본 발명에 따른 열 산화 공정을 포함하지 않는 반도체 장치의 트렌치 소자 분리 방법에 의하면, 트렌치를 형성한 후에 트렌치의 양 측벽을 일정 두께만큼 식각함으로써 트렌치 형성을 위한 건식 공정 중에서 발생된 실리콘 격자 결함층 및 불순물(예를 들면 Fe)들이 제거되며, 화학 기상 증착법에 의해 형성된 제2 산화막이 종래의 열 산화막의 역할을 수행함으로써 열 산화 공정에 따른 인터스티셜(interstitial) 결함, 스택킹 폴트(stacking fault) 및 트렌치의 구석 부분에 집중적으로 발생하는 스트레스가 억제된다.
Claims (8)
- (가) 실리콘 기판 상에 마스크막 패턴을 형성하는 단계;(나) 상기 마스크막 패턴을 식각 마스크로 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계;(다) 상기 트렌치의 양 측벽을 소정 깊이로 식각하여 상기 마스크막 패턴의 하부를 노출하는 단계;(라) 상기 트렌치의 내벽에 소정 두께의 산화막을 화학 기상 증착법을 이용하여 형성하는 단계;(마) 상기 산화막이 형성된 트렌치를 절연 물질로 채우고 평탄화하는 단계; 및(바) 상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.
- 제1항에 있어서,상기 단계 (라)는 습식법을 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.
- 제1항에 있어서,상기 단계 (라)에서의 식각 깊이는 50Å 내지 300Å가 되도록 하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.
- 제1항에 있어서,상기 단계 (마)에서 상기 산화막의 두께는 50Å 내지 300Å가 되도록 하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.
- 제1항에 있어서,상기 산화막을 형성한 후에 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.
- 제5항에 있어서,상기 어닐링 공정은 질소 또는 수소 분위기 및 800℃ 이상의 온도에서 수행되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.
- 제1항에 있어서,상기 단계 (바)에서, 상기 절연 물질을 채우는 공정은 화학 기상 증착법에 의해 수행되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.
- 제1항에 있어서,상기 단계 (바)에서, 상기 평탄화는 화학 기계적 연마법 또는 식각법을 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0023204A KR100468712B1 (ko) | 1998-06-19 | 1998-06-19 | 열산화 공정을 포함하지 않는 반도체장치의 트렌치 소자분리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0023204A KR100468712B1 (ko) | 1998-06-19 | 1998-06-19 | 열산화 공정을 포함하지 않는 반도체장치의 트렌치 소자분리방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000002449A true KR20000002449A (ko) | 2000-01-15 |
| KR100468712B1 KR100468712B1 (ko) | 2005-04-06 |
Family
ID=19540128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0023204A KR100468712B1 (ko) | 1998-06-19 | 1998-06-19 | 열산화 공정을 포함하지 않는 반도체장치의 트렌치 소자분리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100468712B1 (ko) |
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1998
- 1998-06-19 KR KR10-1998-0023204A patent/KR100468712B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419873B1 (ko) * | 2001-09-28 | 2004-02-25 | 주식회사 하이닉스반도체 | 반도체소자의 격리방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100468712B1 (ko) | 2005-04-06 |
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