KR20000000945U - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20000000945U
KR20000000945U KR2019980010547U KR19980010547U KR20000000945U KR 20000000945 U KR20000000945 U KR 20000000945U KR 2019980010547 U KR2019980010547 U KR 2019980010547U KR 19980010547 U KR19980010547 U KR 19980010547U KR 20000000945 U KR20000000945 U KR 20000000945U
Authority
KR
South Korea
Prior art keywords
chip
paddle
semiconductor package
inner leads
pads
Prior art date
Application number
KR2019980010547U
Other languages
English (en)
Other versions
KR200198470Y1 (ko
Inventor
손봉기
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR2019980010547U priority Critical patent/KR200198470Y1/ko
Publication of KR20000000945U publication Critical patent/KR20000000945U/ko
Application granted granted Critical
Publication of KR200198470Y1 publication Critical patent/KR200198470Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 고안은 반도체 패키지에 관한 것으로, 패들(11)에 회로선(14)들을 형성하여 칩(13)의 칩패드(13a)들과 일단부를 연결하고, 상면 가장자리에 형성된 회로선(14)들의 타단부는 패드(15)가 형성되어 인너리드(16)들에 금속와이어(17)들로 각각 와이어링되도록 함으로써, 종래와 같이 칩의 칩패드들과 인너리드들을 와이어링하는 경우보다 금속와이어의 길이가 짧아지게 되어 원가가 절감되는 효과가 있다.

Description

반도체 패키지
본 고안은 반도체 패키지에 관한 것으로, 특히 금속와이어의 연결길이를 짧게 형성하여 원가절감을 이루도록 하는데 적합한 반도체 패키지에 관한 것이다.
도 1은 종래 반도체 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 종래 반도체 패키지는 리드프레임(1)의 패들(1a) 상면에 접착제(2)로 반도체 칩(3)이 고정부착되어 있고, 그 칩(3)의 주변에는 다수개의 인너리드(1b)들이 나열설치되어 있으며, 그 인너리드(1b)들과 칩(3)의 상면에 형성된 칩패드(3a)들은 각각 금속와이어(4)로 연결되어 있고, 상기 칩(3), 금속와이어(4), 패들(1a)의 일정부분을 감싸도록 에폭시로 봉지체(5)가 형성되어 있으며, 상기 인너리드(1b)들에 각각 연결됨과 아울러 봉지체(5)의 외측으로 돌출되도록 아웃리드(1c)들이 돌출형성되어 있다.
상기와 같이 구성되어 있는 종래 반도체 패키지는 리드프레임(1)의 패들(1a) 상면에 접착제(2)로 반도체 칩(3)을 고정부착하고, 그 칩(3)의 칩패드(3a)들과 리드프레임(1)의 인너리드(1b)들을 각각 금속와이어(4)로 연결하며, 상기 칩(3), 금속와이어(4), 패들(1a)의 일정부분을 감싸도록 에폭시로 몰딩하여 봉지체(5)를 형성하고, 트리밍/포밍작업을 실시하여 패키지를 완성한다.
그러나, 상기와 같은 종래 반도체 패키지는 칩(3)의 칩패드(3a)들과 인너리드(1b)들을 각각 연결하는 금속와이어(4)는 고가의 금재질로서 일정높이와 길이로 와이어링되어야 하기 때문에 금속와이어(4)의 길이감소에 따른 원가절감에 한계가 있는 문제점이 있었다.
상기와 같은 문제점을 감안하여 안출한 본 고안의 목적은 금속와이어들의 길이를 짧게 형성하여 원가절감을 실현하도록 하는데 적합한 반도체 패키지를 제공함에 있다.
도 1은 종래 반도체 패키지의 구성을 보인 종단면도.
도 2는 본 고안 반도체 패키지의 일실시예를 보인 종단면도.
도 3은 본 고안의 패들구조를 보인 사시도.
도 4는 본 고안의 패들구조를 보인 평면도.
도 5는 도 4의 A-A'를 절취하여 보인 단면도.
도 6은 본 고안 반도체 패키지의 다른 실시예를 보인 종단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 패들 11a : 칩안착부
13 : 칩 13a : 칩패드
14 : 회로선 15 : 패드
16 : 인너리드 17 : 금속와이어
18 : 봉지체 19 : 아웃리드
20 : 칩 얼라인 라인 32 : 히트-싱크
상기와 같은 본 고안의 목적을 달성하기 위하여 반도체 칩과; 그 칩이 안착될 수 있도록 일정깊이의 칩안착부가 형성되어 있고, 그 칩안착부에 장착되는 칩의 칩패드들과 일단부가 연결되는 다수개의 회로선이 형성되어 있는 패들과; 그 패들의 외측에 나열설치되어 있는 다수개의 인너리드들과; 그 인너리드들과 상기 회로선들의 타단부에 형성된 패드들이 각각 전기적으로 연결되어 있는 금속와이어들과; 상기 칩, 금속와이어, 패들, 인너리드들의 일정부분을 에폭시로 몰딩하여 형성된 봉지체와; 상기 인너리드들에 각각 연결됨과 아울러 봉지체의 외측으로 돌출되어 있는 다수개의 아웃리드들을 구비하여서 구성되는 것을 특징으로 하는 반도체 패키지가 제공된다.
이하, 상기와 같이 구성되는 본 고안 반도체 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 고안 반도체 패키지의 일실시예를 보인 종단면도이고, 도 3은 본 고안의 패들구조를 보인 사시도이며, 도 4는 본 고안의 패들구조를 보인 평면도이고, 도 5는 도 4의 A-A'를 절취하여 보인 단면도이다.
도시된 바와 같이, 본 고안 반도체 패키지는 중앙에 일정 깊이의 칩안착부(11a)가 형성되어 있는 비전도성재질인 패들(11)의 칩안착부(11a)에 칩(13)이 뒤집어서 설치되어 있고, 그 칩(13)의 칩패드(13a)에 일단부가 각각 연결도록 패들(11)의 상면에 방사형으로 회로선(14)들이 형성되어 있으며, 그 회로선(14)들의 타단부는 패들(11)의 외측 상면에 형성된 패드(15)에 각각 연결되어 있다.
그리고, 상기 패들(11)의 외측에는 인너리드(16)들이 일정간격으로 다수개 나열설치되어 있고, 그 인너리드(16)들은 상기 패들(11)에 형성된 패드(15)에 각각 금속와이어(17)로 연결되어 있으며, 상기 칩(13), 금속와이어(17), 인너리드(16)의 일정부분을 감싸도록 에폭시로 봉지체(18)가 형성되어 있고, 상기 인너리드(16)들에 각각 연결됨과 아울러 봉지체(18)의 외측으로 돌출되도록 다수개의 아웃리드(19)들이 형성되어 있다.
상기 패들(11)은 정사각형의 판체로 되어 있고, 칩안착부(11a)에는 칩(13)이 정확히 부착될 수 있도록 각기 다른 사이즈의 수개의 칩 얼라인 라인(CHIP ALIGN LINE)(20)들이 형성되어 있다.
상기와 같이 구성되어 있는 본 고안의 반도체 패키지는 패들(11)에 형성되어 있는 회로선(14)의 일단부에 칩(13)의 칩패드(13a)들이 연결되도록 칩(13)을 뒤집어서 패들(11)의 칩안착부(11a)에 탑재하고, 상기 회로선(14)의 타단부에 연결되도록 패들(11)의 상면 가장자리에 형성된 패드(15)들과 패들(11)의 주변에 설치되어 있는 다수개의 인너리드(16)들을 각각 금속와이어(17)로 연결하며, 상기 칩(13), 금속와이어(17), 패들(11), 인너리드(16)들의 일정부분을 감싸도록 에폭시로 봉지체(18)를 형성하고, 그 봉지체(18)의 외측으로 돌출된 아웃리드(19)들을 가공하는 트리밍/포밍을 실시하여 패키지를 완성한다.
도 6은 본 고안 반도체 패키지의 다른 실시예를 보인 종단면도로서, 도시된 바와 같이, 기본적인 구조는 도 2의 일실시예와 동일하며, 다만 패들(11)의 상,하면에 절연성양면테이프(31)를 이용하여 히트-싱크(HEAT SINK)(32)를 고정부착하여 패키지의 사용시 칩(13)에서 발생되는 열이 외부로 충분히 방출될 수 있도록 한 것이다.
이상에서 상세히 설명한 바와 같이, 본 고안 반도체 패키지는 패들에 회로선들을 형성하여 칩의 칩패드들과 일단부를 연결하고, 상면 가장자리에 형성된 회로선들의 타단부는 패드가 형성되어 인너리드들에 금속와이어들로 각각 와이어링되도록 함으로써, 종래와 같이 칩의 칩패드들과 인너리드들을 와이어링하는 경우보다 금속와이어의 길이가 짧아지게 되어 원가가 절감되는 효과가 있다.

Claims (3)

  1. 반도체 칩과; 그 칩이 안착될 수 있도록 일정깊이의 칩안착부가 형성되어 있고, 그 칩안착부에 장착되는 칩의 칩패드들과 일단부가 연결되는 다수개의 회로선이 형성되어 있는 패들과; 그 패들의 외측에 나열설치되어 있는 다수개의 인너리드들과; 그 인너리드들과 상기 회로선들의 타단부에 형성된 패드들이 각각 전기적으로 연결되어 있는 금속와이어들과; 상기 칩, 금속와이어, 패들, 인너리드들의 일정부분을 에폭시로 몰딩하여 형성된 봉지체와; 상기 인너리드들에 각각 연결됨과 아울러 봉지체의 외측으로 돌출되어 있는 다수개의 아웃리드들을 구비하여서 구성되는 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 패들의 칩안착부 상면에는 칩을 정확히 얼라인 시키기 위한 각기 크기가 다른 수개의 칩 얼라인 라인이 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서, 상기 패들의 상,하면에 열방출용 히트-싱크가 설치되는 것을 특징으로 하는 반도체 패키지.
KR2019980010547U 1998-06-18 1998-06-18 반도체 패키지 KR200198470Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019980010547U KR200198470Y1 (ko) 1998-06-18 1998-06-18 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019980010547U KR200198470Y1 (ko) 1998-06-18 1998-06-18 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20000000945U true KR20000000945U (ko) 2000-01-15
KR200198470Y1 KR200198470Y1 (ko) 2000-10-02

Family

ID=19535431

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019980010547U KR200198470Y1 (ko) 1998-06-18 1998-06-18 반도체 패키지

Country Status (1)

Country Link
KR (1) KR200198470Y1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200018934A (ko) * 2018-08-13 2020-02-21 주식회사 실리콘웍스 반도체 패키지 및 그를 포함한 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200018934A (ko) * 2018-08-13 2020-02-21 주식회사 실리콘웍스 반도체 패키지 및 그를 포함한 반도체 장치

Also Published As

Publication number Publication date
KR200198470Y1 (ko) 2000-10-02

Similar Documents

Publication Publication Date Title
US6927483B1 (en) Semiconductor package exhibiting efficient lead placement
US6838751B2 (en) Multi-row leadframe
US6566164B1 (en) Exposed copper strap in a semiconductor package
US7119421B2 (en) Quad flat non-leaded package comprising a semiconductor device
US5598321A (en) Ball grid array with heat sink
US6313519B1 (en) Support for semiconductor bond wires
KR0179834B1 (ko) 컬럼형 패키지
KR200198470Y1 (ko) 반도체 패키지
KR100379089B1 (ko) 리드프레임 및 이를 이용한 반도체패키지
US20050062139A1 (en) Reinforced die pad support structure
KR100206880B1 (ko) 히트싱크가 부착된 컬럼형 패키지
KR100763966B1 (ko) 반도체 패키지 및 이의 제조에 사용되는 리드프레임
JP2990645B2 (ja) 半導体集積回路用リードフレームおよび半導体集積回路
KR0124827Y1 (ko) 기판실장형 반도체 패키지
KR101120718B1 (ko) 듀얼 게이지 리드프레임
KR100668932B1 (ko) 리드프레임 및 이를 이용한 반도체패키지
KR0167281B1 (ko) 비엘피 패키지
KR19990086280A (ko) 반도체 패키지
KR100250148B1 (ko) 비지에이 반도체 패키지
KR0132405Y1 (ko) 반도체 패키지
KR0159965B1 (ko) 히트싱크가 내장된 반도체 패키지
KR200176241Y1 (ko) 반도체 패키지 구조
KR0179922B1 (ko) 직립형 패키지
KR100237566B1 (ko) 반도체 박형 패키지
KR19990056764A (ko) 볼 그리드 어레이 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee