KR19990087474A

KR19990087474A - 주영상과 함께 보조 영상을 샘플링 및 디스플레이하는 장치

Info

Publication number: KR19990087474A
Application number: KR1019980706902A
Authority: KR
Inventors: 스티븐 웨인 패턴; 마크 프랜시스 룸리히; 도날드 헨리 윌리스
Original assignee: 크리트먼 어윈 엠; 톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date: 1996-03-07
Filing date: 1997-03-06
Publication date: 1999-12-27
Also published as: CN1164094C; JP3935945B2; CN1123216C; DE69700596D1; EP0885524B1; EP0885524A1; EP0885523B1; AU2344297A; CN1212808A; JP4574751B2; HK1019129A1; JP2000506351A; DE69700598D1; KR100388517B1; KR19990087475A; AU711123B2; AU2344497A; TR199801742T2; KR19990087476A; CN1212809A

Abstract

본 발명에 따른 보조 영상과 주영상의 합성 영상을 디스플레이하는 장치는 주영상 신호원과 보조 영상 신호를 나타내는 샘플 소스를 포함한다. 대각 서브샘플러가 상기 보조 영상 샘플 소스에 결합된다. 신호 합성기가 상기 주영상 신호원과 대각 서브샘플러에 결합된다. 상기 신호 합성기는 주영상 및 보조 영상의 합성 영상을 나타내는 신호를 발생하도록 주영상 신호와 대각 서브샘플링된 샘플을 나타내는 신호를 합성한다.

Description

주영상과 함께 보조 영상을 샘플링 및 디스플레이하는 장치

현재의 영상 디스플레이 시스템은 큰 주영상에 추가하여 작은 보조 영상을 디스플레이하는 능력을 가지고 있다. 이 작은 영상은 큰 주영상의 경계내에서 디스플레이될 수 있는데, 이런 경우는 화상내 화상(PIP) 시스템이라 칭해지고, 또한 작은 영상이 주영상의 외부(예컨대, 좌측 또는 우측)에 위치될 수 있는데, 이런 경우는 화상외 화상(POP) 시스템이라 칭해진다. 주영상 및 보조 영상은 주영상의 정지 프레임 PIP 영상과 같은 동일한 영상 소스로부터 도출될 수 있거나, 제1 튜너가 주영상으로 디스플레이되는 비디오 신호에 동조하고 제2 튜너가 PIP 영상으로 디스플레이되는 제1 튜너와 무관한 제2 비디오 신호에 동조하는 시스템과 같은 독립 소스로부터 도출될 수도 있다.

PIP 또는 POP 시스템은 보조 영상이 보조 비디오 신호에서 발생할 때 보조 영상을 나타내는 압축 영상 데이터를 저장한 후, 보조 영상을 디스플레이하도록 표시된 주영상의 일부에서 주영상 신호 대신에 이 압축 영상 데이터를 대체함으로써 동작한다. 이 시스템은 보조 영상이 보조 비디오 신호에서 발생할 때부터 주영상에 디스플레이될 때까지 보조 영상 데이터를 저장하기에 충분한 크기의 메모리를 제공해야만 한다. 공지된 시스템은 보조 비디오 데이터의 필드 또는 프레임중 하나를 유지하기에 충분한 메모리를 제공한다. 메모리가 비교적 고가이기 때문에, 요구되는 메모리의 크기를 최소화시키는 것이 바람직하다. 요구되는 메모리의 크기를 감소시키기 위해, 공지된 PIP 및 POP 시스템은 보조 비디오 신호를 서브샘플링하고, 서브샘플링된 보조 비디오 데이터의 단지 하나의 필드만을 저장한다. 서브샘플링 방법을 보완하는 디스플레이 방법이 삽입 PIP 또는 POP 영상용의 디스플레이 영상 신호를 발생하는데 사용된다.

그러나, 공지된 서브샘플링 기술은 보조 영상 신호의 각 라인에 대하여 반복되는 간단한 '하나의 샘플을 취하고 N개의 샘플을 버림(take one sample, discard N samples)'으로 이루어진다. 이것은 PIP 또는 POP 영상의 수평 해상도를 감소시키므로 바람직하지 못하다. 이것은 차례로 디스플레이되는 PIP 또는 POP 영상의 감지되는 화질을 감소시킨다. 이후에 주영상과 함께 디스플레이하기 위한 PIP 또는 POP 영상 데이터를 저장하는데 필요한 메모리의 양을 증가시킴 없이 PIP 또는 POP 영상의 수평 해상도를 증가시킬 수 있는 서브샘플링 방법이 바람직하다.

본 발명은 대각(quincunx) 샘플링을 이용하여 수평 해상도를 개선한 화상내 화상(PIP) 시스템에 관한 것이다.

도 1은 주영상 화상내 화상(PIP) 영상을 나타내고 본 발명을 통합하는 디스플레이 영상을 도시한다.

도 2는 본 발명을 통합하는 PIP 시스템의 일부를 부분적으로는 블록도 형태로 부분적으로는 논리도 형태로 도시한 도면.

도 3은 대각 샘플링을 나타내는 PIP 디스플레이 영상을 더 상세히 도시한 도면.

도 4는 주영상 및 PIP 비디오 신호와 PIP 메모리 액세스 어드레스의 파형도.

도 5 및 도 6은 PIP 영상용의 대각 샘플링을 사용하는 문제점을 나타내는 PIP 디스플레이 영상의 부분과 그 해상도를 더 상세히 도시한 도면.

도 7은 필드 메모리에 저장하기 위한 PIP 데이터를 발생하는 엔코더를 부분적으로는 블록도 형태로 부분적으로는 논리도 형태로 도시한 도면.

도 8은 주영상으로 삽입하기 위한 PIP 데이터를 발생하는 디코더를 부분적으로는 블록도 형태로 부분적으로는 논리도 형태로 도시한 도면.

본 발명의 원리에 따르면, 보조 영상과 주영상의 합성 영상을 디스플레이하는 장치는 주영상 신호원과 보조 영상 신호를 나타내는 샘플의 소스를 포함한다. 보조 영상 샘플 소스에 대각 서브샘플러가 결합된다. 주영상 신호원과 대각 서브샘플러에 신호 합성기가 결합된다. 신호 합성기는 주영상과 보조 영상의 합성 영상을 나타내는 신호를 발생하기 위해, 주영상 신호와 대각 서브샘플링된 샘플을 나타내는 신호를 합성한다.

도 1에 도시되어 있는 바와 같이 영상을 생성하는 화상내 화상(PIP) 시스템에 관한 예시적인 실시예를 설명한다. 그러나, 본 발명의 원리는 작은 영상이 주영상의 외부(즉, 좌측 또는 우측)에 위치되는 화상외 화상(POP)과 같은 다른 다중 화상 시스템에 동일하게 적용할 수 있다.

도 1은 주영상 및 보조 영상을 포함하고 본 발명을 통합하는 PIP 디스플레이 영상을 도시한다. 도 1에서, 주영상(2)은 텔레비전 수상기 또는 모니터와 같은 디스플레이 장치상에 디스플레이되는 것으로 도시되어 있다. 주영상(2)은 안테나 또는 케이블로부터 수신된 텔레비전 신호에 응답하는 튜너를 포함하는 공지된 신호 처리 회로에 의해 발생될 수 있다. 제1도에는 또한 주영상(2)의 좌측 하부 코너에 삽입되는 제2 영상(4)이 도시되어 있다. 예시된 실시예에서 보조 영상(4)은 화상내 화상(PIP) 영상으로 칭해진다. PIP 영상은 안테나 또는 케이블로부터 수신된 제2 텔레비전 신호에 응답하는 제2 튜너를 포함할 수 있는 공지된 신호 처리 회로에 의해 또한 발생된다. 별법으로는, 제2 튜너가 별개의 비디오 카세트 레코더(VCR)에서 구현될 수 있다. PIP 영상(4)을 나타내는 신호는 공지된 방법으로 주영상(2)을 나타내는 신호와 합성되고, 합성된 신호는 디스플레이 장치에 공급되어 도 1에 도시되어 있는 영상을 디스플레이한다.

도 2는 본 발명을 통합하는 PIP 시스템의 일부를 부분적으로는 블록도 형태로 부분적으로 논리도 형태로 도시하는 도면이다. 도 2에서, 주 비디오 영상 표시 신호원(102)은 동기화 성분 프로세서(103) 및 비디오 성분 프로세서(104)의 각 입력 단자에 결합되는 출력 단자를 포함한다. 동기화 성분 프로세서(103)의 출력 단자는 주 타이밍 신호 발생기(106)에 결합된다. 비디오 성분 프로세서(104)의 출력 단자는 멀티플렉서(108)의 제1 데이터 입력 단자에 결합된다. 멀티플렉서(108)의 출력 단자는 합성 비디오 신호를 생성하고, 공지된 방법으로 디스플레이 장치(도시 생략)에 결합된다. 주 타이밍 신호 발생기(106)의 각 출력 단자는 비디오 성분 프로세서(104)의 클록 입력 단자 및 멀티플렉서(108)의 제어 입력 단자에 결합된다.

PIP 비디오 영상 신호원(110)은 PIP ADC(112)의 입력 단자에 결합된다. PIP ADC(112)의 출력 단자는 PIP 비디오 프로세서(113) 및 PIP 타이밍 발생기(114)의 각 입력 단자에 결합된다. PIP 비디오 프로세서(113)의 출력 단자는 대각 서브샘플러(116)의 데이터 입력 단자에 결합된다. 상기 서브샘플러(116)의 출력 단자는 필드 메모리(120)의 데이터 입력 단자에 결합된다. 필드 메모리(120)의 데이터 출력 단자는 삽입 영상 디스플레이 신호 발생기(124)의 데이터 입력 단자에 결합된다. 상기 디스플레이 신호 발생기(124)의 출력 단자는 멀티플렉서(108)의 제2 데이터 입력 단자에 결합된다.

PIP 타이밍 신호 발생기(114)의 각 출력 단자는 상기 서브샘플러(116) 및 기록 어드레스 발생기(118)의 대응 입력 단자에 결합된다. 기록 어드레스 발생기(118)는 상기 서브샘플러(116) 및 필드 메모리(120)의 각 기록 어드레스 입력 단자에 결합되는 출력 단자를 갖는다. 주 타이밍 신호 발생기(106)의 각 출력 단자는 판독 어드레스 발생기(122) 및 상기 디스플레이 신호 발생기(124)의 대응 입력 단자에 결합된다. 판독 어드레스 발생기(122)는 상기 서브샘플러(116) 및 필드 메모리(120)의 각 판독 어드레스 입력 단자에 결합되는 출력 단자를 갖는다.

도 1 및 도 2 모두를 참조하면, 주 비디오 신호원(102)으로부터의 주 비디오 신호는 비디오 성분과 동기화 성분을 포함한다. 동기화 성분 프로세서(103)는 동기화 성분 신호를 추출하여 처리한다. 상기 동기화 신호는 4·f_SC(컬러 부반송 주파수)에서 클록 신호와 동기하여 타이밍 신호를 발생하는 타이밍 발생기(106)에 공급된다. 이 타이밍 신호는 주 비디오 프로세서(104)에 결합된다. 상기 비디오 프로세서(104)는 공지된 방법으로 주 비디오 신호를 처리한다. 예를 들어, 바람직한 실시예에서, 주 비디오 프로세서(104)는 별개의 휘도 및 색도 신호를 생성하는 빗형 필터와 같은 휘도/색도 신호 분리기를 포함한다. 주 비디오 프로세서(104)는 또한 별개의 I 및 Q 또는 U 및 V 신호를 생성하는 색도 신호용의 복조기를 포함할 수 있고, 더욱이 R, G 및 B 컬러 성분 신호를 발생하는 컬러 신호 매트릭스를 포함할 수도 있다. 바람직한 실시예서는 또한, 주 비디오 프로세서(104)는 아날로그-디지탈 변환기를 포함하여 디지탈 회로에서 빗형 필터링을 포함하는 자체의 처리부를 실행할 수 있다. 별법으로는, 비디오 처리를 전혀 실행할 수 없을 수도 있다. 이 경우에, 주 비디오 신호는 주 비디오 신호원(102)으로부터 멀티플렉서(108)로 불변인 채로 통과된다.

주 타이밍 신호 발생기(106)는 상기 디스플레이 장치가 PIP 삽입 영상이 위치될 디스플레이 영상의 부분을 주사하고 있을 때를 나타내는 신호를 또한 생성한다. 이 신호는 멀티플렉서(108)의 제어 입력 단자에 공급된다. 주영상이 디스플레이될 때에는 멀티플렉서(108)는 자체의 출력 단자에 주 비디오 프로세서(103)를 결합하도록 조절되고, PIP 영상이 디스플레이될 때에는 멀티플렉서(108)는 자체의 출력 단자에 상기 디스플레이 신호 발생기(124)를 결합하도록 조절된다.

동시에, PIP 비디오 신호는 4·f_SC의 주파수에서 PIP 비디오 신호를 나타내는 샘플을 생성하도록 PIP ADC(112)에 의해 처리된다. 이 샘플들은 PIP 타이밍 신호 발생기(114) 및 PIP 비디오 신호 프로세서(113)에 의해 처리된다. 특히, PIP 타이밍 신호 발생기(114)는 PIP 동기화 성분을 식별, 추출 및 처리한다. PIP 비디오 프로세서(113)는 PIP ADC(112)로부터의 PIP 비디오 신호 샘플을 처리하는 디지탈 회로를 구비한다. 바람직한 실시예에서는 전술한 주 비디오 프로세서(104)와 유사하게, 비디오 처리는 PIP 비디오 신호로부터 휘도 및 색도 성분을 분리하도록 빗형 필터와 같은 회로를 포함한다. PIP 비디오 프로세서(113)는 I 및 Q 또는 U 및 V 색도 성분을 분리하도록 복조기를 추가로 포함할 수 있다. 별법으로는, PIP 비디오 프로세서(113)는 PIP 비디오 신호 샘플의 추가의 처리를 수행할 수 없고, 이 경우에 PIP ADC(112)의 출력은 대각 서브샘플러(116)의 입력 단자에 직접 결합된다.

이 PIP 비디오 프로세서(113)로부터의 PIP 영상 샘플 시퀀스는 이후 더 상세하게 설명되는 방법으로, 필드 메모리 판독 및 기록 어드레스와 PIP 타이밍 신호 발생기(114)로부터의 타이밍 신호에 응답하여 대각 서브샘플러(116)에 의해 서브샘플링된다. 통상적으로, PIP 샘플 시퀀스의 각 필드는 하기의 방법으로 독립적으로 서브샘플링된다. 수직 방향으로, 3개의 수직 정렬된 수평 PIP 샘플이 단일 PIP 서브샘플링된 샘플을 발생하도록 필터링된다. 바람직한 실시예에서, 3개의 수직 정렬된 샘플이 평균된다. 수평 방향으로, 상기 필터링된 시퀀스는 6:1 비율로 서브샘플링, 즉, 이후 더 상세하게 설명되는 방법으로, 하나의 샘플을 유지하고 5개의 샘플을 버린다. 수평 서브샘플링의 타이밍은 대각 샘플링을 제공하도록 이후 더 상세하게 설명되는 방법으로 제어된다. PIP 영상 샘플 스트림의 성분만을 대각 서브샘플링하는 것이 가능하다. 바람직한 실시예에서, 예를 들어, 휘도 성분 샘플 스트림은 대각 서브샘플링된다.

상기 서브샘플러(116)로부터 서브샘플링된 PIP 샘플의 한 필드는 필드 메모리(120)에 저장된다. 주 타이밍 신호 발생기(106)의 제어 하에서, 상기 디스플레이 신호 발생기(124)는 PIP 영상(4)이 디스플레이될 때 필드 메모리(120)로부터 이전에 저장된 서브샘플링된 샘플을 추출한다. 상기 디스플레이 신호 발생기(124)는 삽입 보조 영상을 나타내는 샘플 시퀀스를 발생하도록 대각 서브샘플러(116)에서 수행되는 서브샘플링에 대한 역 기능을 수행한다. 또한, 상기 디스플레이 신호 발생기(124)는 주 비디오 신호(104)가 아날로그 영역에 유지되는 경우 디지탈-아날로그 변환기를 포함한다. 따라서, 상기 디스플레이 신호 발생기(124)로부터의 출력 신호는 주 비디오 프로세서(104)로부터의 출력 신호에 대응한다. 즉, 주 비디오 프로세서(104)로부터의 출력 신호가 각각 아날로그 휘도 및 색도 신호(바람직한 실시예에서와 같이)인 경우, 상기 디스플레이 신호 발생기(124)로부터의 출력 신호도 또한 각각 아날로그 휘도 및 색도 신호이다.

PIP 삽입 영상(4)이 디스플레이되는 시간 동안, 멀티플렉서(108)는 디코더(124)로부터 자체의 출력 단자로 디코딩된 샘플을 통과시키도록 조절된다. 주영상(2)이 디스플레이될 때, 주 ADC(104)로부터의 주 비디오 샘플은 멀티플렉서(108)로 통과된다. 바람직한 실시예에서, 주영상 및 PIP 영상 신호가 각각 아날로그 휘도 및 색도 신호를 포함하는 경우, 멀티플렉서(108)는 2개의 아날로그 신호 스위치를 포함하는데, 그중 하나는 주 비디오 및 PIP 비디오 신호의 아날로그 휘도 성분 사이의 스위칭을 행하고, 다른 하나는 주 비디오 및 PIP 비디오 신호의 아날로그 색도 성분 사이의 스위칭을 행한다. 상기 주 색도 신호가 I 및 Q 또는 U 및 V 신호로 복조되는 경우, 또는 R, G 및 B 컬러 성분 신호로 추가로 복조되는 경우, 각 성분용의 3개의 멀티플렉서가 제공된다.

전술한 바와 같이, 수평 샘플링이 수행될 때, 서브샘플에 의해 표시되는 영상의 수평 해상도는 낮은 수평 해상도를 갖는다. 대각 샘플링을 사용하는 것은 후술되는 서브샘플링된 PIP 영상의 낮은 수평 해상도를 극복하는 방법이다.

도 3은 대각 샘플링을 나타내는 수신된 PIP 디스플레이 영상(4)을 더 상세히 도시하는 도면이다. 전술한 바와 같이, 바람직한 실시예에서, PIP 비디오 신호의 휘도 및 색도 성분은 각각의 샘플 스트림으로 분리된다. 도 3의 상부에는 PIP 영상 샘플 시퀀스의 프레임 부분의 샘플링 패턴이 도시되어 있다. 도 3의 각 라인은 각 필드내의 3개의 수직 인접 라인을 수직으로 필터링(예컨대, 평균)의 결과를 나타낸다. 수직 필터링된 샘플의 각 라인(이하, 간단하게 라인이라 칭함)은 "X" 또는 "+"(이하, 간단하게 샘플이라 칭함)의 수평 라인으로 표시된다. 그러한 각 샘플은 수신된 PIP 디스플레이 영상의 예시된 부분의 아래에 도시되는 PIP 4·f_SC타이밍 신호(PIP CLK)의 사이클에서 생성되고, 그 샘플의 휘도 성분을 나타내는 일부 및 그 샘플의 색도 성분을 나타내는 일부로 이루어진다. 각각의 "X"는 수평 서브샘플링 처리에서 취해진 샘플을 나타내고, 각각의 "-"는 스킵(skip)된 샘플을 나타낸다. PIP 비디오 영상이 비월 주사되기 때문에, 인접한 수직 필터링된 수평 라인은 연속 필드로 전송된다.

도 3의 최상부 라인에서, 샘플은 매 6번째 샘플마다 "X"가 취해지며, 여기에서 가장 좌측의 샘플이 첫 번째로 취해진 샘플이다. 5개의 샘플은 스킵되고 후속 샘플이 "X"로 취해진다. 이 패턴은 상기 라인의 나머지 전체에서 반복된다. 세 번째 및 다섯 번째로 예시된 수직 필터링된 라인의 샘플은 첫 번째 라인과 동일한 수평 위치의 세트에서 취해진다. 비월 주사로 인해, 이 라인들은 모두 동일 필드로부터의 라인이다. 따라서, 필드내의 각 라인은 동일 패턴으로 샘플링된다. 이 패턴은 표시된 샘플 패턴 SP1이다.

도 3의 두 번째 라인에서, 후속 필드에서의 네 번째 샘플 "X"가 첫 번째 샘플로 취해진다. 그 후, 후속 샘플이 취해지기 전에 "+"인 5개의 샘플이 스킵된다. 이 패턴은 상기 라인의 나머지 전체에서 반복된다. 네 번째 라인의 샘플은 두 번째 라인과 동일한 수평 위치의 세트에서 취해진다. 이 필드내의 샘플들은 선행 필드로부터의 인접 라인의 샘플의 수평 위치 사이의 중간 수평 위치로부터 취해진다. 샘플 패턴 SP2로 표시된 이 패턴은 3개의 4·f_SCPIP 클록 사이클에 의해 샘플 패턴 SP1을 발생하는 서브샘플링 타이밍 신호를 지연시킴으로써 생성될 수 있다.

샘플 패턴 SP1 및 SP2의 사용은 대각 샘플링으로 칭해지는 샘플링의 패턴을 야기하고, PIP 영상의 더 수평 위치로부터 샘플을 제공함으로써 PIP 영상의 감지되는 수평 해상도를 증가시킨다. 도 3의 상부에 "X"로 예시되어 취해진 샘플들은 상기 메모리(120)(도 2의)에 저장된다.

도 3의 하부는 전술한 바와 같이 상기 메모리(120)(도 2의)에 이전에 저장된 PIP 삽입 샘플을 디스플레이하는 방법을 도시한다. 도 3의 하부는 도 1에 도시된 합성 영상내에 디스플레이되는 PIP 영상(4)의 일부를 도시한다. 도 3의 하부에 도시된 각 샘플은 주 4·f_SC타이밍 신호 시간(MAIN CLK)에 생성된다. 통상적으로, 각 샘플은 표시된 바와 같이 "X"로 디스플레이되고, 표시된 바와 같이 그 대응하는 "X"의 바로 우측에 "O"이 바로 반복된다.

PIP 영상(4)의 예시된 부분의 최상부 라인의 가장 좌측 샘플, 즉 "X"가 디스플레이된다. 이 샘플은 후속 4·f_SC주 클록 시간에 "0"이 반복된다. 이어서, 후 속의 이전에 저장된 샘플, 즉 "X"가 디스플레이되고 바로 "0"이 반복된다. 이것은 이 PIP 영상 라인의 나머지에 대해서도 반복된다. 이 패턴은 PIP 영상의 세 번째 및 다섯 번째(모든 홀수) 라인에 대해 반복된다. 이들 라인은 첫 번째 라인과 동일한 필드내에 있다. 따라서, 전술한 PIP 비디오 신호 샘플링 처리에 대하여, 한 필드내의 각 라인은 동일 패턴으로 디스플레이된다. 이 패턴은 전술한 SP1에 대응하는 디스플레이 패턴 DP1로 표시된다.

두 번째 라인의 가장 좌측 샘플은 바로 좌측의 선행 샘플(도시 생략)의 반복인 "O"이다. 두 번째 라인의 두 번째 샘플인 "X"가 디스플레이된 후 바로 후속 4·f_SC주 클록 시간에 "O"이 반복된다. 이어서, 후속의 이전에 저장된 샘플, 즉 "X"와 반복되는 "O"이 디스플레이된다. 이것은 이 PIP 삽입 영상 라인의 나머지에 대해서 반복된다. 동일한 패턴이 상기 PIP 영상의 네 번째(모든 짝수) 라인에 대해 반복된다. 이 패턴은 전술한 샘플 패턴 SP2에 대응하는 디스플레이 패턴 DP2로 표시된다. 디스플레이 패턴 DP2는 하나의 4·f_SC주 클록 사이클에 의해 디스플레이 패턴으로 생성되는 샘플들을 디스플레이함으로써 생성될 수 있다.

각 샘플은 그 샘플의 휘도 성분을 나타내는 부분과 그 샘플의 색도 성분을 나타내는 부분으로 이루어진다. 바람직한 실시예에서, 이 샘플 부분들은 주 비디오 프로세서(104)에 의해 발생된 아날로그 휘도 및 색도 신호에 대응하는 발생된 각 휘도 및 색도 아날로그 신호와 아날로그 형태에 무관하게 변환된다. 도시된 바와 같이, 이전에 저장된 PIP 영상 샘플의 제1 디스플레이를 나타내는 "X"는 대각 디스플레이 패턴으로 배열되는데, 이것은 도 3의 상부에 도시된 샘플링 패턴과 동일하다. 이 방식으로, PIP 영상의 감지된 수평 해상도는 필드 메모리(120)(도 2의)의 요구되는 메모리 크기를 증가시킴 없이 증가된다.

그러나, PIP 영상 신호에 대해 대각 샘플링을 사용하면 문제가 발생할 수 있다. 이 문제는 도 4 및 도 5를 참조함으로써 잘 이해할 수 있다. 도 4는 주 비디오 및 PIP 비디오 신호와 PIP 메모리 액세스 어드레스의 파형도이다. 도 4에서, 주 비디오 신호원(102)(도 2의)으로부터의 신호는 연속 프레임으로 이루어진 것처럼 상부 파형으로 도시된다. 표준 비월 주사 비디오 신호에서와 같이, 각 프레임내에 공지된 방식으로 비월 주사되는 라인을 갖는 일반적으로 짝수 및 홀수 필드로 표시되는 2개의 필드가 있다. 주 비디오 신호의 각 필드는 직사각형으로 표시된다. 이것은 주 비디오 신호(1, 2)의 필드를 나타내는 직사각형에 번호를 붙여 도 4에 표시된다. 주 비디오 신호(1, 2)의 2개의 완전한 필드가 도 4에 도시되어 있다. 각 직사각형의 좌측 에지는 그 필드와 관련된 수직 동기화 펄스의 시간 위치를 나타낸다. 비디오 프레임의 짝수 및 홀수 필드, 즉 도 4에서 필드 표시 1 및 2 사이에 의도된 대응 관계는 없다.

PIP 비디오 신호원(110)으로부터의 신호는 제2 파형으로 도시되어 있다. 이 비디오 신호는 또한 연속 프레임을 포함하고, 각 프레임은 각각 1 및 2로 번호가 붙여진 직사각형으로 표시된 비월 주사된 라인의 2개의 필드로 이루어진다. 각 직사각형의 촤측 에지는 그 필드와 관련된 수직 동기화 펄스의 시간 위치를 나타낸다. PIP 비디오 신호는 주 비디오 및 PIP 비디오 신호 사이의 수직 동기화 펄스의 다른 시간 위치에 의해 표시되는 바와 같이 주 비디오 신호와 함께 일시적으로 정렬되지는 않는다.

도 2를 참조하면, 바람직한 실시예에서 휘도 및 색도 부분을 포함하는 PIP 비디오 신호의 샘플이 PIP 비디오 프로세서(113)에 의해 발생될 때, 상기 샘플들은 먼저 수직으로 필터링된 후 수직으로 필터링된 샘플들은 상기 서브샘플러(116)에 의해 제어된 시간에서 이후 더 상세히 설명될 방법으로 수평으로 서브샘플링되며, 서브샘플링된 샘플은 기록 어드레스 발생기(118)에 의해 제어된 위치로 상기 메모리(120)에 저장된다. PIP 수직 동기화 펄스에 응답하여, 상기 기록 어드레스 발생기는 기록 어드레스를 서브샘플링된 PIP 삽입 샘플을 유지하기 위한 필드 메모리(120)의 개시(또는 필드 메모리(120)내의 버퍼의 개시)로 리세트한다. 상기 버퍼는 일반적으로 낮은 어드레스로부터 높은 어드레스로 채워지며, 그래서 이 초기 어드레스는 최소 어드레스이다.

기록 어드레스 발생기(118)에 의해 생성된 기록 어드레스는 도 4에서 제3 파형으로 도시되어 있다. PIP 비디오 신호내의 필드 2의 개시(제2 파형)에서, 기록 어드레스 발생기(118)는 최소 어드레스인 PIP 기록 어드레스를 생성하도록 조절된다. 서브샘플링된 샘플이 상기 서브샘플러(116)(도 2의)에 의해 생성될 때, 상기 샘플들은 기록 어드레스 발생기(118)에 의해 공급되는 것과 같이 증가 어드레스에서 필드 메모리(120)에 저장된다. 이것은 도 4에 점진적으로 증가하는 기록 어드레스 신호로 표시되어 있다. 필드 2의 종료에서, 서브샘플링된 샘플은 모든 기록 버퍼로 기록된 바 있고, 어드레스 신호는 최대값에 도달하였다. 후속 필드(필드 1)의 수직 동기화 펄스는 기록 어드레스 발생기(118) 어드레스를 다시 상기 버퍼의 개시(즉, 최소 어드레스)로 리세트하고, 상기 처리는 반복된다.

전술한 바와 같이, 서브샘플링된 PIP 샘플이 상기 서브샘플러(116) 및 기록 어드레스 발생기(118)의 제어 하에서 상기 메모리(120)에 기록될 때, 주 비디오 신호의 주사 위치는 상기 디스플레이 신호 발생기(124)에 의해 모니터된다. 주영상(도 1의)의 제1 부분(6) 중에는, PIP 영상의 부분은 디스플레이되지 않는다. 주영상의 종료 부분(8)(예컨대, 바람직한 실시예에서 합성 영상의 하부 세 번째) 중에는, 상기 메모리(120)에 이전에 저장된 서브샘플링된 샘플이 판독 어드레스 발생기(122)에 의해 제어되는 어드레스로부터 상기 디스플레이 신호 발생기(124)에 의해 검색된다. 이 샘플들은 도 3의 하부에 도시되어 있는 샘플 패턴을 생성하기 위해, 이후 더 상세히 설명하는 방법으로 상기 디스플레이 신호 발생기(124)에 의해 처리된다. 바람직한 실시예에서, 이 샘플들은 각각 아날로그 휘도 및 색도 신호를 형성하도록 추가로 처리된다. 이 신호들은 PIP 영상이 디스플레이되는 시간 중에 상기 멀티플렉서(108)에서 대응하는 주 비디오 휘도 및 색도 신호로 대체된다.

기록 어드레스 발생기(118)와 유사하게, 주 비디오 신호의 수직 동기화 펄스는 PIP 서브샘플링된 샘플을 유지하는 필드 메모리(120)의 개시(또는 필드 메모리(120)내의 버퍼의 개시)를 나타내는 어드레스를 생성하도록 판독 어드레스 발생기(122)를 조절한다. PIP 영상(4)이 합성 영상으로 삽입되는 합성 영상의 하부(8) 중에, 판독 어드레스 발생기(122)는 상기 서브샘플러(116)에 의해 필드 메모리(120)에 기록된 것과 같은 순서로 필드 메모리(120)로부터 PIP 샘플을 검색하도록 필드 메모리(120)를 제어한다. 따라서, 샘플들은 최소 어드레서에서 개시하고 PIP 영상 샘플들이 합성 영상으로 삽입될 때 최대 어드레스로 진행하여 검색된다.

판독 어드레스 발생기(122)에 의해 발생된 판독 어드레스는 제4 파형으로 표시된다. 주 비디오 영상의 수직 동기화 펄스에서, 판독 어드레스 발생기(122)는 필드 메모리(또는 필드 메모리내의 버퍼)의 개시의 어드레스를 생성하도록 조절된다. 상기 어드레스는 합성 비디오 영상의 제1 부분(6) 중에 변화하지 않는다. PIP 샘플이 필드 메모리(120)로부터 추출될 때, 상기 판독 어드레스는 주 비디오 필드 2의 종료까지 최대 어드레스로 증가한다. 후속 주 비디오 필드 1의 개시는 판독 어드레스 발생기(122)를 리세트하고, 상기 처리는 반복된다.

도 5는 PIP 시스템에서 대각 샘플링의 일 실시예에서 발생할 수 있는 문제점을 도시한다. 도 5에서, 시간 TS1에서 필드 메모리(120)의 내용의 일부는 도 4에 도시된 바와 같이 PIP 영상의 필드 1내에서 발생한다. 도 5를 참조하면, PIP 영상의 선행 필드, 즉 필드 2의 일부가 그 샘플링 패턴 SP2와 함께(도 3에서와 동일한 표시를 사용) 도 5의 좌측 상단부에 도시되어 있다. 필드 2는 필드 2의 좌측에 화살표로 표시한 바와 같이 통상의 방법에서는 상부에서 하부로 주사된다. 후속하는 연속 필드, 즉 필드 1의 일부는 샘플링 패턴 SP1과 함께 필드 2의 바로 아래에 도시되어 있다. 파선은 필드 2로부터의 라인을 나타낸다. 필드 1은 또한 필드 1의 좌측에 화살표로 표시한 바와 같이 상부에서 하부로 주사된다. 필드 1 및 2 영상의 우측에는 시간 TS1에서 필드 1 및 필드 2의 도시된 부분에 대응하는 상기 메모리(120)의 부분의 상태가 도시되어 있다. 도 5에 도시된 바와 같이, 상기 메모리(120)는 상기 메모리(120)의 우측에 화살표로 표시한 바와 같이 상부에서 하부로 기록된다. 당업자는 단지 서브샘플링된 샘플, "X"만이 상기 메모리에 저장되고, 그 사이의 샘플 "+"는 저장되지 않는다는 것을 이해할 것이다. 도 5의 메모리 블록(120)에 도시되어 있는 패턴은 필드 메모리(120)의 도시된 부분에 저장된 서브샘플링된 샘플이 취해졌던 샘플링 패턴을 나타내는 것을 의미한다.

PIP 영상 필드 2의 종료에서, 상기 메모리(120)는 샘플링 패턴 SP2를 사용하여 필드 2로부터 취해진 서브샘플링된 샘플 "X"로 완전히 채워진다. 필드 1의 개시에서, 상기 메모리(120)내의 필드 2 샘플은 도 5에 도시된 바와 같이 상기 메모리의 상부에서 개시하여 하부를 향해 샘플링 패턴 SP1을 사용하여 필드 1로부터 서브샘플링된 샘플로 재기록된다. 시간 TS1에서, 상기 메모리(120)의 하부는 프레임 2로부터 상기 메모리(120)의 하부까지 화살표로 표시된 바와 같이 프레임 2로부터의 샘플을 포함하는 반면에, 상부는 프레임 1로부터 상기 메모리(120)의 상부로 화살표까지 표시된 바와 같이 프레임 1로부터의 샘플을 포함한다.

도 4를 참조하면, PIP 비디오 신호의 필드 1에 대한 PIP 기록 어드레스 파형의 일부는 주 비디오 신호의 필드 2에 대한 PIP 판독 어드레스 파형상에 상으로 중첩된다. 시간 TS1에서, 상기 PIP 판독 어드레스는 PIP 기록 어드레스와 동일하다. 도 5를 참조하면, 시간 TS1 직전에, 상기 PIP 영상의 필드 1로부터의 라인 202가 상기 PIP 비디오 신호로부터 서브샘플링되어 판독 어드레스 발생기(118)(도 2의)에 의해 제공되는 어드레스에서 상기 메모리(120)로 기록된다. 또한, 상기 메모리(120)로 바로 기록된 라인 202는 상기 메모리(120)내의 동일 위치로부터 판독되고 PIP 삽입 영상(4)(도 1의)의 적절한 위치에서 디스플레이된다. 시간 TS1 직후에, PIP 영상(4)(도 1의)내의 후속 라인 204를 생성하는 샘플들은 판독 어드레스 발생기(122)에 의해 제공되는 어드레스에서 상기 메모리(120)로부터 판독된다. 그러나, 이 라인은 필드 1내의 PIP 비디오 신호로부터 수신 및 서브샘플링되지 않는다. 대신에, 디스플레이되는 PIP 영상(4)의 라인 204가 이전 필드 2로부터 서브샘플링되었던 샘플로부터 발생된다.

디스플레이된 PIP 영상(4)의 라인 202(및 이전 라인)는 PIP 영상의 필드 1로부터 샘플링되었지만, 라인 204(및 나머지 라인)는 이전 필드 2로부터 샘플링되었기 때문에, 필드 1보다는 1/60 초 빨리 발생한다(미국 NTSC 표준에서). 이 PIP 영상내의 병치는 시간 경계(TS)로 칭해지는 경계를 생성하며, 필드 메모리를 사용하는 PIP 시스템에서는 공지된 현상이다. 시간 경계에 추가하여, 도 5에 도시된 시스템에서는, 필드 메모리(120)의 하부(예컨대, 현재의 필드 1로부터)의 샘플들은 샘플링 패턴 SP1을 사용하여 취해졌던 반면에, 필드 메모리(120)의 상부(예컨대, 이전 필드 2로부터)의 샘플들은 샘플링 패턴 SP2를 사용하여 취해졌다. 필드 1 및 필드 2의 샘플링 패턴 SP1 및 SP2 사이에서 각각 취해진 샘플들의 수평 위치의 차이(도 5에서 메모리 블록(120)에 도시되어 있는 샘플링 패턴에 의해 강조)는 본 명세서의 나머지 부분에서 공간 경계로 칭해지는 상기 시간 경계 위치에서 디스플레이되는 PIP 영상(4)에 가시적인 불연속성을 생성한다. 따라서, 시간 경계에서 샘플링 패턴의 변화는 시간 경계에서 PIP 영상의 감지할 수 있는 저하를 야기한다.

도 6은 도 5에 대응하고, 시간 경계 TS1에서 공간 경계의 문제점 및 PIP 영상의 감지할 수 있는 저하에 대한 해법을 도시한다. 필드 2의 개시는 도 4의 하부에 도시되어 있는 바와 같이 시간 TS2까지 연속하는 샘플 패턴 SP2(도 3에 도시)를 사용하여 샘플링된다. 시간 TS2에서, 필드 2에 대한 서브샘플링 패턴은 샘플 패턴 SP2에서 샘플 패턴 SP1로 변경되고, 필드 2의 나머지는 샘플 패턴 SP1을 사용하여 샘플링된다. 필드 1의 개시에서, 샘플링 패턴은 시간 TS1까지 SP1을 유지한다. 시간 TS1에서, 상기 샘플 패턴은 다시 샘플 패턴 SP2로 변경된다. 이것은 모든 연속 필드에 대해 반복된다.

이 방식으로 상기 샘플링 패턴을 제어한 결과는 도 6의 시간 TS1에서의 상태로 상기 메모리(120)에 도시되어 있다. 시간 TS1에서, 상기 메모리(120)의 하부는 필드 2의 하부(예컨대, 필드 2에서 시간 TS2를 나타내는 라인의 하부)로부터 서브샘플링된 샘플의 부분을 포함한다. 이 샘플들은 전술한 바와 같이 샘플 패턴 SP1을 사용하여 샘플링된다. 상기 메모리(120)의 상부는 필드 1의 상부(예컨대, 필드 1에서 시간 TS1을 나타내는 라인의 상부)로부터 서브샘플링된 샘플을 포함한다. 이 샘플들은 또한 샘플 패턴 SP1을 사용하여 샘플링된다. 따라서, 이 샘플들이 PIP 영상(4)을 발생하도록 상기 메모리(120)로부터 검색될 때, 상기 샘플 패턴은 PIP 영상의 상부에서 하부까지 구성될 것이다. 주 비디오 필드 1내의 시간 경계 위치에 감지할 수 있는 공간 경계는 존재하지 않을 것이다. 유사한 방법으로, 비록 도시하지는 않았지만, 디스플레이되는 PIP 영상(4)(도 1의)의 후속 필드에 대한 모든 샘플은 다시 샘플 패턴 SP2를 사용하여 샘플링되어 그 필드에 대한 시간 경계 위치에 감지할 수 없는 공간 경계를 생성하지 않는다.

도 7은 필드 메모리(120)(도 2의)에 저장하기 위한 서브샘플링된 PIP 샘플을 발생하는 서브샘플러(116)의 부분적으로는 블록도 형태로 부분적으로는 논리도 형태로 도시한 도면이다. 도 7에서, 판독 어드레스 발생기(122)로부터의 판독 어드레스 신호는 비교기(405)의 제1 입력 단자에 결합되고, 기록 어드레스 발생기(118)로부터의 기록 어드레스 신호는 비교기(405)의 제2 입력 단자에 결합된다. 비교기(405)의 출력 단자는 S-R 플립 플롭(410)의 세트 입력 단자(S)에 결합된다. S-R 플립 플롭(410)의 비반전 출력 단자(Q)는 인버터(420)의 입력 단자에 결합된다. 인버터(420)의 출력 단자는 배타 논리합 게이트(430)의 제1 입력 단자에 결합된다. 배타 논리합 게이트(430)의 출력 단자는 AND 게이트(435)의 제1 입력 단자에 결합된다. AND 게이트(435)의 출력 단자는 멀티플렉서(450)의 제어 입력 단자에 결합된다. PIP 타이밍 신호 발생기(114)로부터의 PIP 수직 동기화 펄스 신호는 S-R 플립 플롭(410)의 리세트 입력 단자(R)에 결합된다. 현재의 PIP 비디오 신호 필드 유형(후술)을 나타내는 신호는 배타 논리합 게이트(430)의 제2 입력 단자에 결합된다. 정지 프레임 기능이 수행되는 것을 나타내는 저활성 신호인 신호 FREEZE^*는 AND 게이트(435)의 제2 입력 단자에 결합된다.

PIP 타이밍 신호 발생기로부터의 PIP 수평 동기화 리세트 신호는 멀티플렉서(450)의 제1 데이터 입력 단자 및 3개의 4·f_SCPIP 타이밍 신호 사이클 지연 회로(440)의 입력 단자에 결합된다. 바람직한 실시예에서, 상기 PIP 수평 동기화 리세트 신호는 상기 PIP 수평 동기화 성분 신호의 중간에서 발생하는 단일 PIP 4·f_SC사이클의 폭을 갖는 펄스이다. 별법으로는, 상기 펄스 신호는 상기 PIP 수평 동기화 신호의 개시 또는 종료, 또는 상기 수평 동기화 신호내의 모든 부분에서 발생할 수 있다.

상기 지연 회로(440)의 출력 단자는 멀티플렉서(450)의 제2 데이터 입력 단자에 결합된다. 멀티플렉서(450)의 출력 단자는 6 분할 회로(460)의 리세트 입력 단자에 결합된다. 6 분할 회로(460)의 타이밍 신호 출력 단자는 PIP 서브샘플 타이밍 신호를 생성하고, 서브샘플러(470)의 대응 입력 단자에 결합된다. 상기 PIP 타이밍 신호 발생기(114)로부터의 4·f_SCPIP 타이밍 신호는 6 분할 회로(460)의 타이밍 신호 입력 단자에 결합된다. 상기 PIP 비디오 프로세서(113)로부터의 PIP 비디오 샘플 스트림은 서브샘플러(470)의 데이터 입력 단자에 결합된다. 서브샘플러(470)의 출력 단자는 서브샘플링된 데이터를 생성하고, 필드 메모리(120)에 결합된다.

도 3을 참조하면, 샘플 패턴 SP2는 상기 샘플링 패턴 SP1과 동일하지만, 3개의 4·f_SCPIP 타이밍 신호 사이클만큼 지연된다는 것을 알 수 있다. 동작 시에, S-R 플립 플롭(410)은 PIP 수직 동기화 펄스에 의해 각 PIP 필드의 개시에서 리세트된다. 따라서, 각 필드의 개시에서, 상기 S-R 플립 플롭(410)의 Q 출력 단자에서의 신호는 논리 '0' 신호이다. 상기 비교기(405)는 PIP 판독 어드레스와 PIP 기록 어드레스를 모니터한다. 이 어드레스들이 동일할 때(예컨대, 시간 TS에서), 상기 비교기는 논리 '1' 신호를 발생하고, 동일하지 않으면 논리 '0' 신호를 발생한다. 시간 TS에서 상기 비교기(405)로부터의 논리 '1' 신호는 상기 Q 출력 단자에서 논리 '1' 신호를 발생하는 S-R 플립 플롭(410)을 세트한다. 이 신호는 시간 TS 이전에 필드내에서 논리 '1'이고 시간 TS 이후에 논리 '0'인 신호를 생성하도록 인버터(420)에 의해 반전된다.

상기 PIP 필드 유형 신호는 현재 수신되는 PIP 필드의 유형을 나타내는 2국 신호이다. 도 4를 참조하면, PIP 필드는 필드 유형 1 또는 필드 유형 2중 하나이다. 전술한 바와 같이, 짝수 및 홀수 필드와 필드 유형 1 및 2 사이에 의도된 대응은 존재하지 않는다. 예시된 실시예에서, 논리 '0' 신호는 필드 유형 1을 나타내고, 논리 '1' 신호는 필드 유형 2를 나타낸다. 배타 논리합 게이트(430)는 PIP 비디오 신호를 서브샘플링하는데 사용되는 적절한 샘플링 패턴(예컨대, SP1 또는 SP2)를 나타내는 신호를 발생하도록 동작한다. 예시된 실시예에서, 배타 논리합 게이트(430)의 출력이 논리 '1' 신호일 때, 샘플링 패턴 SP1이 사용되고, 그 출력이 논리 '0' 신호일 때, 샘플링 패턴 SP2가 사용된다.

다시 상기 도 5 및 도 6의 설명을 참조하면, 필드 유형 1에 대하여, 샘플 패턴 SP1이 시간 TS1 이전에 사용되고, 샘플 패턴 SP2가 시간 TS1 이후에 사용된다. 필드 유형 2에 대하여, 샘플 패턴 SP2가 시간 TS2 이전에 사용되고, 샘플 패턴 SP1이 시간 TS2 이후에 사용된다. PIP 필드 유형 신호가 필드 1을 나타내는 논리 '0' 신호이고, 상기 BEFORE TS 신호가 예컨대, TS1 이전에 논리 '1'일 때, 배타 논리합 게이트(430)의 출력은 샘플 패턴 SP1을 나타내는 논리 '1' 신호이다. 상기 BEFORE TS 신호가 시간 TS1에서 논리 '0' 신호로 변화할 때, 배타 논리합 게이트(430)의 출력은 샘플 패턴 SP2를 나타내는 논리 '0' 신호로 변화한다. 상기 PIP 필드 유형 신호가 필드 2를 나타내는 논리 '1' 신호이고 상기 BEFORE TS 신호가 예컨대, TS2 이전에 논리 '1'일 때, 배타 논리합 게이트(430)의 출력은 샘플 패턴 SP2를 나타내는 논리 '0' 신호이다. 상기 BEFORE TS 신호가 시간 TS2에서 논리 '0' 신호로 변화할 때, 배타 논리합 게이트(430)의 출력은 샘플 패턴 SP1을 나타내는 논리 '1' 신호로 변화한다.

상기 배타 논리합 게이트(430)로부터의 샘플 패턴 선택 신호(SP1/*SP2)는 상기 *FREEZE 신호에 의해 AND 게이트(435)를 통해 게이트된다. 전술한 바와 같이 상기 *FREEZE 신호는 PIP 정지 프레임이 수행되는 것을 나타내는데 사용된다. 정지 프레임 동작 시에, 필드 메모리(120)(도 2의)로의 PIP 데이터의 기록은 일시 정지되지만, 판독 동작은 불변인 채로 계속한다. 이 조건에서 필드 메모리(120)로의 신규 샘플이 기록되지 않기 때문에, 동일한 샘플이 상기 필드 메모리로부터 반복적으로 판독되고, 삽입 PIP 영상을 발생하는데 사용된다. 이것은 상기 디스플레이 장치상에 고정된 또는 정지된 PIP 삽입 영상(4)을 생성하는 효과를 갖는다. 그러나, 기록 동작이 전술한 바와 같이 대각 샘플링되는 PIP 필드의 종료에서 일시 정지되는 경우, 시간 TS 이전에 기록된 필드 메모리(120)의 부분은 하나의 샘플 패턴으로 샘플링되었던 샘플을 포함하지만, 시간 TS 이후에 기록된 필드 메모리(120)의 부분은 다른 샘플 패턴으로 샘플링되었던 샘플을 포함한다.

풀 모션(full motion) PIP 영상이 디스플레이되는 시간 중에, 바로 앞에서 설명한 바와 같은 샘플링 패턴을 제어하는 것은 전술한 바와 같이 시간 경계 위치에서 공간 경계를 방지한다. 그러나, 상기 PIP 영상이 정지되는 시간 중에, 이 동일한 전체 샘플링 패턴은 공간 경계를 상기 시간 경계 위치에서 상기 PIP 영상으로 도입시킨다. 정지 PIP 영상에서의 시간 경계 위치에서 공간 경계의 디스플레이를 방지하기 위해, 대각 샘플링은 적어도 2개의 필드동안 일시 정지된 후 필드 메모리(120)로의 PIP 비디오 서브샘플링된 샘플의 기록이 일시 정지된다. 상기 PIP 삽입 영상은 대신에 직사각형 패턴으로 서브샘플링된다. 이것이 감지된 수평 해상도를 감소시키는 동안, 대각 샘플링된 신호를 정지하는 것에 기인하는 시간 경계 위치에서 공간 경계를 제거한다.

상기 *FREEZE 신호가 정지가 발생하지 않은 것을 나타내는 논리 '1' 신호일 때, 상기 SP1/*SP2 신호는 AND 게이트(435)를 통해 멀티플렉서(450)의 제어 입력 단자로 통과된다. 상기 *FREEZE 신호가 정지가 발생한 것을 나타내는 논리 '0' 신호일 때, 상기 SP1/*SP2 신호는 차단되고, AND 게이트(435)의 출력은 샘플 패턴 SP2가 후속 필드 전체에 사용되는 것을 나타내는 논리 '0' 신호이다. 이것은 샘플 패턴 SP1 및 SP2 모두의 동시 사용으로부터 야기되는 대각 샘플링 패턴을 일시 정지시킨다. 대신에, 상기 보조 영상은 샘플 패턴 SP2에 의해 한정되는 수평 위치의 세트에서 직사각형 패턴으로 서브샘플링된다. 이것은 공지된 다른 회로(도시 생략)의 제어 하에서 2개의 필드에 대해 계속된다. 이어서, 이 다른 회로는 필드 메모리(120)에 대한 기록 동작을 일시 정지시킨다. 상기 정지가 소거될 때, 상기 *FREEZE 신호는 논리 '1' 신호로 되도록 조절되고, 대각 샘플링이 다시 한 번 인에이블된다.

AND 게이트(435)로부터의 신호가 샘플 패턴 SP1이 사용되는 것을 나타내는 논리 '1' 신호일 때, 멀티플렉서(450)는 PIP 타이밍 신호 발생기(114)로부터 6 분할 회로(460)의 리세트 입력 단자로 직접 PIP 수평 동기화 리세트 펄스 신호를 결합하도록 조절된다. AND 게이트(435)로부터의 신호가 샘플 패턴 SP2가 사용되는 것을 나타내는 논리 '0' 신호일 때, 멀티플렉서(450)는 3개의 4·f_SCPIP 타이밍 신호 사이클 지연 회로(440)로부터 6 분할 회로(460)의 리세트 입력 단자로 지연된 PIP 수평 동기화 리세트 펄스 신호를 결합하도록 조절된다.

6 분할 카운터는 리세트 펄스가 멀티플렉서(450)로부터 수신될 때로부터 개시하는 여섯 번째 PIP 4·f_SC타이밍 신호 사이클마다 서브샘플링 펄스를 생성한다. 지연되지 않은 PIP 수평 동기화 리세트 펄스가 멀티플렉서(450)로부터 6 분할 회로(460)의 리세트 입력 단자에서 수신될 때, 샘플 패턴 SP1(도 3의)을 야기하는 시간에 샘플들이 취해진다. 3 PIP 4·f_SC클록 사이클만큼 지연된 PIP 수평 동기화 리세트 펄스가 멀티플렉서(450)로부터 6 분할 회로(460)의 상기 입력 단자에서 수신될 때, 샘플 패턴 SP2를 야기하는 시간에 샘플들이 취해진다. 상기 서브샘플러(470)는 6 분할 회로(460)로부터의 샘플링 신호에 응답하여 PIP 비디오 프로세서(113)로부터의 PIP 비디오 샘플 스트림을 서브샘플링한다. 이 서브샘플링된 샘플은 필드 메모리(120)(도 2의)에 공급된다.

도 8은 주영상으로 삽입하기 위한 PIP 데이터를 발생하는 PIP 삽입 영상 디스플레이 발생기(124)를 부분적으로는 블록도 형태로 부분적으로는 논리도 형태로 도시한 도면이다. 도 8에서, 필드 메모리(120)(도 2의)로부터의 PIP 서브샘플링된 샘플은 샘플 검색 회로(479)의 입력 단자에 결합된다. 샘플 검색 회로(479)의 출력 단자는 하나의 주 4·f_SC타이밍 신호 사이클 지연 회로(480)의 입력 단자 및 멀티플렉서(490)의 제1 데이터 입력 단자에 결합된다. 상기 지연 회로(480)의 출력 단자는 멀티플렉서(490)의 제2 데이터 입력 단자에 결합된다. 멀티플렉서(490)의 출력 단자는 멀티플렉서(108)(도 2의)에 결합된다. 주 필드 유형 신호는 AND 게이트(485)의 제1 입력 단자에 결합되고, 상기 *FREEZE 신호(도 7의)는 AND 게이트(485)의 제2 입력 단자에 결합된다. AND 게이트(485)의 출력 단자는 멀티플렉서(490)의 제어 입력 단자에 결합된다.

동작 시에, 샘플들은 샘플 검색 회로(479)에 의해 판독 어드레스 발생기(122)로부터의 판독 어드레스 신호로 지정된 위치로부터 필드 메모리(120)에서 검색된다. 전술한 바와 같이, 바람직한 실시예에서, 이들 샘플은 그 샘플의 휘도 성분을 나타내는 제1 부분과 그 샘플의 색도 성분을 나타내는 제2 부분을 각각 갖는다. 샘플 검색 회로(479)는 4·f_SCPIP 타이밍 신호 사이클에서 샘플을 검색하고 그 출력 단자에 상기 샘플을 제공한다. 이어서, 상기 샘플 검색 회로(479)는 후속 4·f_SCPIP 타이밍 신호 사이클에서 반복되도록 그 출력 단자에 상기 샘플을 유지한다. 그 후, 후속 샘플이 필드 메모리(120)에서 검색된다. 이것은 필드 메모리(120)내의 각 라인의 모든 샘플에 대해 반복된다.

도 3을 참조하면, 동작 시에, 주 필드 유형 신호는 도 7을 참조하여 전술한 PIP 필드 유형 신호와 유사한 방법으로 필드 메모리(120)로부터 현재 검색되고 있는 PIP 비디오 데이터를 서브샘플링하는데 사용되는 샘플 패턴(각각 SP1 또는 SP2)에 대응하는 디스플레이 패턴(DP1 또는 DP2)의 표시를 제공한다. 즉, 샘플 패턴 SP1이 필드 메모리(120)로부터 현재 검색되고 있는 데이터를 샘플링하는데 사용되었을 때, 디스플레이 패턴 DP1이 상기 데이터를 디스플레이하는데 사용되고, 샘플 패턴 SP2가 상기 데이터를 샘플링하는데 사용되었을 때, 디스플레이 패턴 DP2가 상기 데이터를 디스플레이하는데 사용된다. 도 7을 참조하여 전술한 상기 *FREEZE 신호는 정지 기능이 발생되었을 때 나타나는 저활성 신호이다. 이 신호에 응답하여 대각 샘플링이 디스에이블된다. 이 신호는 주 필드 유형 신호를 멀티플렉서(490)의 제어 입력 단자로 게이트하는데 사용된다.

예시된 실시예에서, 상기 주 필드 유형 신호가 논리 '1' 신호일 때, 디스플레이 패턴 DP1이 상기 서브샘플링된 PIP 샘플을 디스플레이하는데 사용되고, 상기 주 필드 유형 신호가 논리 '0' 신호일 때, 디스플레이 패턴 DP2가 상기 서브샘플링된 PIP 샘플을 디스플레이하는데 사용된다. 상기 *FREEZE 신호가 인에이블될 때, 상기 주 필드 유형 신호는 멀티플렉서(490)를 제어한다. 상기 주 필드 유형 신호가 디스플레이 패턴 DP1을 나타내는 논리 '1' 신호일 때, 멀티플렉서(490)는 샘플 검색 회로(479)로부터 멀티플렉서(108)로 직접 PIP 샘플링된 데이터를 결합하도록 조절된다. 이것은 PIP 지연되지 않은 서브샘플링된 샘플을 제공하고, 도 3에 도시된 바와 같이 디스플레이 패턴 DP1을 생성한다. 상기 주 필드 유형 신호가 디스플레이 패턴 DP2를 나타내는 논리 '0' 신호일 때, 멀티플렉서(490)는 하나의 주 4·f_SC타이밍 신호 사이클 지연 회로(480)로부터 멀티플렉서(108)로 지연된 PIP 샘플링 데이터를 결합하도록 조절된다. 상기 지연 회로(480)에 의해 도입된 지연은 도 3에 도시되어 있는 바와 같은 디스플레이 패턴 DP2를 생성한다. 상기 *FREEZE 신호가 정지 프레임 기능이 수행되는 것을 나타낼 때, AND 게이트(485)의 출력은 도 7에서 *FREEZE 신호에 의해 선택된 샘플링 패턴 SP2에 대응하는 디스플레이 패턴 DP2를 나타내는 논리 '0'이다.

도면에 도시되어 있는 전술한 PIP 샘플링 시스템은 추가의 샘플 또는 더 큰 필드 메모리를 요구함 없이 향상된 수평 해상도를 갖는 PIP 영상을 제공한다. 또한, 이 시스템은 자체에서 발생할 수 있는 시간 경계 위치에서 감지할 수 있는 공간 경계를 제거한다. 결과적으로, 이 시스템은 정지된 PIP 영상으로 시간 경계 위치에서 공간 경계를 도입함 없이 정지 프레임 기능을 제공하는 방법을 제공한다.

Claims

주영상과 보조 영상의 합성 영상을 디스플레이하는 장치에 있어서:

주영상 신호원과;

보조 영상 신호를 나타내는 샘플의 소스와;

상기 보조 영상 샘플 소스에 결합되는 대각 서브샘플러와;

상기 주영상 신호원 및 상기 대각 서브샘플러에 결합되어 상기 주영상 및 보조 영상의 합성 영상을 나타내는 신호를 발생하도록 상기 주영상 표시 신호와 상기 대각 서브샘플링된 샘플을 나타내는 신호를 합성하는 신호 합성기를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 대각 서브샘플러는 제1 수평 위치의 세트에서 샘플을 취하는 제1 샘플 패턴 및 상기 제1 수평 위치의 세트의 실질적으로 중간인 제2 수평 위치의 세트에서 샘플을 취하는 제2 샘플 패턴중 하나로 상기 보조 영상 샘플을 선택적으로 서브샘플링하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 보조 영상 샘플 소스는:

비디오 성분 및 동기화 성분을 포함하는 보조 영상 신호원과;

상기 보조 영상 신호 비디오 성분에 응답하여 상기 보조 비디오 성분을 나타내는 샘플을 발생하는 보조 아날로그-디지탈 변환기와;

상기 보조 영상 신호 동기화 성분에 응답하여 상기 보조 샘플 타이밍 신호를 발생하는 보조 타이밍 신호 발생기를 포함하는 것을 특징으로 하는 장치.
제3항에 있어서, 상기 대각 서브샘플러는 상기 보조 타이밍 신호 발생기로부터의 타이밍 신호에 추가로 응답하는 것을 특징으로 하는 장치.
제4항에 있어서, 상기 보조 타이밍 신호 발생기는 보조 비디오 홀수 필드 중의 제1 상태 및 보조 비디오 짝수 필드 중의 제2 상태를 갖는 보조 필드 유형 신호 및 보조 수평 동기화 리세트 신호를 추가로 발생하고;

상기 대각 서브샘플러는:

상기 보조 샘플 소스에 결합되고 보조 타이밍 신호에 응답하여 상기 서브샘플 타이밍 신호에 의해 결정되는 시간에 샘플을 나타내는 상기 보조 비디오 성분을 서브샘플링하는 서브샘플러와;

상기 보조 샘플 타이밍 신호와 리세트 신호에 응답하여 상기 서브샘플 타이밍 신호를 생성하는 타이밍 신호 분할기와;

상기 보조 수평 동기화 리세트 신호와 상기 보조 필드 유형 신호에 응답하여 짝수 보조 필드에서 제1 샘플링 패턴 및 홀수 보조 필드에서 제2 샘플링 패턴을 생성하는 리세트 신호를 발생하는 리세트 신호 발생기를 포함하는 것을 특징으로 하는 장치.
제5항에 있어서, 상기 타이밍 신호 분할기는 상기 리세트 신호가 수신될 때 개시하는 소정 수의 보조 샘플 타이밍 신호의 각각에 대해 하나의 서브샘플 타이밍 신호를 생성하고;

상기 리세트 신호 발생기는 상기 제1 상태를 갖는 상기 보조 필드 유형 신호에 응답하여 상기 보조 수평 동기화 리세트 신호와 동시에 리세트 신호를 생성하며, 상기 제2 상태를 갖는 상기 보조 필드 유형 신호에 응답하여 상기 소정 수의 보조 샘플 타이밍 신호의 1/2만큼 지연된 상기 보조 수평 동기화 리세트 신호인 리세트 신호를 생성하는 것을 특징으로 하는 장치.
제6항에 있어서, 상기 리세트 신호 발생기는:

상기 보조 수평 동기화 리세트 신호에 응답하여 상기 보조 수평 동기화 리세트 신호를 상기 소정 수의 보조 샘플 타이밍 신호의 1/2만큼 지연시키는 지연 회로와;

상기 보조 수평 동기 리세트 신호에 응답하는 제1 데이터 입력 단자, 상기 지연 회로에 결합되는 제2 데이터 입력 단자, 상기 보조 필드 유형 신호에 응답하는 제어 입력 단자 및 상기 리세트 신호를 생성하는 출력 단자를 갖는 멀티플렉서를 포함하는 것을 특징으로 하는 장치.
제5항에 있어서, 서브샘플들은 각 수평 위치에 대응하는 각 수평 라인에서 각 시간에 상기 제1 샘플링 패턴으로 취해지고,

서브샘플들은 상기 제1 샘플링 패턴의 상기 각 수평 위치 사이의 중간인 수평 위치에 대응하는 수평 라인에서 각 시간에 상기 제2 샘플링 패턴으로 취해지는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 주영상 신호원에 결합되는 주 타이밍 신호 발생기를 추가로 포함하고; 상기 샘플 합성기는

상기 대각 서브샘플러에 결합되고 상기 주 클록 신호 발생기로부터의 타이밍 신호에 응답하여 삽입 보조 영상을 나타내는 신호를 발생하는 삽입 영상 디스플레이 발생기와;

상기 삽입 영상 디스플레이 발생기에 결합되는 제1 데이터 입력 단자, 상기 주영상 신호원에 결합되는 제2 데이터 입력 단자 및 상기 합성 영상을 나타내는 신호를 생성하는 출력 단자를 갖는 멀티플렉서를 포함하는 것을 특징으로 하는 장치.
제9항에 있어서, 상기 주 타이밍 신호 발생기는 상기 삽입 영상 디스플레이 발생기로부터의 신호가 상기 합성 영상을 생성하는 제1 상태 및 주영상 신호가 상기 합성 영상을 생성하는 제2 상태를 갖는 선택 신호를 추가로 생성하고;

상기 멀티플렉서는 상기 선택 신호에 응답하는 제어 입력 단자를 추가로 포함하고, 상기 선택 신호가 상기 제1 상태를 가질 때 자체의 출력 단자로 상기 삽입 영상 신호를 결합시키며, 상기 선택 신호가 상기 제2 상태를 가질 때 자체의 출력 단자로 상기 주영상 신호를 결합시키는 것을 특징으로 하는 장치.
제10항에 있어서, 상기 주 타이밍 신호 발생기는 짝수 주 필드 중에 제1 상태를 갖고 홀수 주 필드 중에 제2 상태를 갖는 주 필드 유형 필드를 생성하고;

상기 삽입 영상 디스플레이 발생기는 상기 주 필드 유형 신호가 상기 제1 상태를 가질 때 제1 디스플레이 패턴을 사용하고, 상기 주 필드 유형 신호가 상기 제2 상태를 가질 때 제2 디스플레이 패턴을 사용하여 삽입 영상 신호를 생성하는 것을 특징으로 하는 장치.
제11항에 있어서, 상기 주 타이밍 신호 발생기는 상기 메인 샘플 타이밍 신호를 연속 타이밍 신호 펄스로서 발생하고;

상기 삽입 영상 디스플레이 발생기는

상기 대각 서브샘플러에 결합되어 연속적인 샘플의 쌍을 생성하는 샘플 검색 회로를 포함하며, 상기 쌍 중의 제1 샘플은 하나의 주 타이밍 신호 펄스에서 보조 영상 샘플이 대각 서브샘플링되고 상기 쌍 중의 제2 샘플은 후속 주 타이밍 신호 펄스에서 반복되는 상기 쌍 중의 상기 제1 샘플이며;

상기 주 필드 유형 신호가 상기 제1 상태를 가질 때 상기 주 샘플 타이밍 신호와 동기하고, 상기 주 필드 유형 신호가 상기 제2 상태를 가질 때 하나의 주 샘플 클록 사이클만큼 지연되는 상기 주 샘플 클록 신호와 동기하여 상기 연속적인 샘플의 쌍을 생성하는 회로를 포함하는 것을 특징으로 하는 장치.
제12항에 있어서, 상기 삽입 영상 디스플레이 발생기는:

상기 샘플 검색 회로에 결합되는 하나의 주 샘플 타이밍 신호 사이클 지연 회로와;

상기 샘플 검색 회로에 결합되는 제1 데이터 입력 단자, 상기 지연 회로에 결합되는 제2 데이터 입력 단자, 상기 주 필드 유형 신호에 응답하는 제어 입력 단자 및 상기 삽입 영상 샘플을 생성하는 출력 단자를 갖는 멀티플렉서를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 신호 합성기는:

상기 대각 서브샘플러에 결합되는 삽입 영상 디스플레이 발생기와;

상기 삽입 영상 디스플레이 발생기에 결합되는 제1 데이터 입력 단자, 상기 주영상 신호원에 결합되는 제2 데이터 입력 단자 및 상기 합성 영상 표시 신호를 생성하는 출력 단자를 갖는 멀티플렉서를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 대각 서브샘플러와 상기 신호 합성기 사이에 결합되어 대각 서브샘플링된 샘플의 필드를 저장하는 메모리를 추가로 포함하는 것을 특징으로 하는 장치.
제15항에 있어서, 상기 메모리는 기록 어드레스 신호에 응답하고,

동기화 성분을 포함하는 보조 영상 비디오 신호원과;

상기 보조 영상 신호 동기화 성분에 응답하여 보조 샘플 타이밍 신호를 발생하는 보조 타이밍 신호 발생기와;

상기 보조 샘플 타이밍 신호에 응답하여 상기 메모리에 대한 기록 어드레스 신호를 발생하는 기록 어드레스 발생기를 추가로 포함하는 것을 특징으로 하는 장치.
제15항에 있어서, 상기 메모리는 판독 어드레스 신호에 응답하고,

동기화 성분을 포함하는 주영상 비디오 신호원과;

상기 주영상 신호 동기화 성분에 응답하여 주 샘플 타이밍 신호를 발생하는 주 타이밍 신호 발생기와;

상기 주 샘플 타이밍 신호에 응답하여 상기 메모리에 대한 판독 어드레스 신호를 발생하는 판독 어드레스 발생기를 추가로 포함하는 것을 특징으로 하는 장치.