KR19990075753A - 정선속도 서보 - Google Patents

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KR19990075753A
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허준호
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윤종용
삼성전자 주식회사
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Abstract

정선속도 서보가 개시된다. 본 발명에 의한 정선속도 서보는 이.에프.엠 복조 신호와 제1 클럭 신호에 응답하여, 속도 모드에서 제1 신호와 제1 레벨을 갖는 제3 신호를 발생하고, 위상 모드에서 상기 제1 신호, 제2 신호 및 상기 제1 레벨과 상보적인 제2 레벨을 갖는 제3 신호를 발생하는 정선속도 제어 수단, 제3 신호에 상응하여 내부 필터 계수를 조정하고, 정선속도 제어 수단으로 래치 신호를 발생하고, 래치 신호에 동기하여 제1 신호를 입력하여 디지털 연산하거나 또는 제1 신호와 제2 신호를 입력하여 합성하고, 합성된 신호를 디지털 연산을 하고, 연산된 결과를 디지털 속도 제어 신호로서 출력하는 디지털 서보 및 디지털 속도 제어 신호를 입력하여 아날로그 속도 제어 신호로 변환하여 출력하는 디지털/아날로그 변환 수단을 구비하는 것을 특징으로 하고, 카운터를 통해 발생되는 디지털 신호를 그대로 디지털 서보의 입력 데이터로 사용하므로, 회로 구현을 간단히 할 수 있으며, 특히 종래에 디지털 신호를 아날로그 신호로 변환하기 위한 저역 통과 필터를 사용하지 않으므로 이를 반도체 칩으로 구현할 때 외부와의 입/출력 핀을 줄일 수 있는 효과가 있다.

Description

정 선속도 서보
본 발명은 정선속도 서보에 관한 것으로, 특히, 회로 구현이 간단한 정선속도 서보에 관한 것이다.
이하, 종래의 정선속도 서보를 첨부한 도면을 참조하여 다음과 같이 설명한다.
정선속도 서보는 스핀들 모터의 회전 속도를 제어하여 시스템에서 제공하는 프레임 클럭 신호에 디스크로부터 읽어들인 이.에프.엠(EFM:Eight to Fouteen Modulation) 신호가 동기되도록 한다.
도 1은 종래의 정선속도 서보를 설명하기 위한 블록도로서, 도 1에 도시된 정선속도 서보는 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 제1 커패시터(C1) 및 제2 커패시터(C2)로 구성된 저역 통과 필터(150)와 연산 증폭기(100), 아날로그/디지털 변환부(110), 디지털 서보(120) 및 디지털/아날로그 변환부(130)를 포함한다.
도 1에 도시된 정선속도 서보는 입력단자 IN1, IN2 및 IN3로 각각 입력되는 제1, 제2 및 제3 신호에 상응하여, 시스템에서 제공하는 프레임 클럭 신호(FCK)에 이.에프.엠(EFM:Eight to Fouteen Modulation) 신호가 동기되도록 스핀들 모터(미도시)의 속도를 제어한다. 여기서, 프레임 클럭 신호(FCK)의 주파수는 7.35KHz이고, 이는 수정 발진기로부터 발생되는 주파수가 16.9344MHz인 신호를 분주하여 얻을 수 있다. 또한, 제1 및 제2 및 제3 신호는 EFM 신호가 프레임 클럭 신호(FCK)에 동기되도록 주파수 및 위상을 조절하기 위해 정선속도 서보에서 출력되는 신호들이다.
한편, 정선속도 서보는 외부 제어부(미도시)의 제어에 상응하여 속도 모드 또는 위상 모드로서 동작하고, 제1, 제2 및 제3 신호는 이러한 동작 모드에 상응하여 발생되는 디지털 신호들이다. 이때, 속도 모드는 EFM 신호가 프레임 클럭 신호(FCK)에 동기되기 위해 먼저 주파수를 맞추기 위한 모드이고, 위상 모드는 주파수를 맞춘후, EFM 신호의 위상과 프레임 클럭 신호(FCK)의 위상을 동기시키기 위한 모드이다. 정선속도 서보는 속도 모드에서 제1 신호와 제3 신호를 발생하고, 위상 모드에서는 제1 신호와 제2 신호를 발생한다. 여기서, 제3 신호는 정선속도 서보의 모드에 상응하여 도 1에 도시된 저역 통과 필터(150)의 필터 계수를 조절하는 신호이다. 즉, 정선속도 서보가 속도 모드이면, 제3 신호는 "고" 임피던스를 갖는 신호를 발생하고, 속도 모드일 때는 "저"논리 레벨을 갖는 신호를 발생하여 필터 계수를 조정한다. 또한, 제2 신호는 정선속도 서보가 위상 모드일 때만 발생되는 신호로서, 속도 모드일 때는 "고" 임피던스를 갖는 신호를 발생한다.
저역 통과 필터(150)를 구성하는 제1 저항(R1)과 제1 커패시터(C1)는 입력단자 IN1으로 입력된 제1 신호를 저역 필터링하여 디지털 신호인 제1 신호를 직류 전압값으로 변환한다. 저역 통과 필터(150)를 구성하는 제2 저항(R2)과 제1 커패시터(C1)는 입력단자 IN2로 입력되는 제2 신호를 저역 필터링하여 디지털 신호인 제2 신호를 직류 전압값으로 변환한다. 제3 입력단자 IN3로 입력되는 제3 신호는 위에서 언급했듯이 저역 통과 필터(150)의 시정수를 조정하기 위한 신호이다. 즉, 제3 신호가 높은 임피던스 상태일 때(정선속도 서보가 위상 모드일 때)는 제3 저항(R3)과 제2 커패시터(C2)에 의해 저역 통과 필터(150)의 차단 주파수를 크게하므로, 위상 모드에서 적응하기 좋게한다. 또한, 제3 신호가 "저"논리 레벨을 갖는 신호를 발생할 때(정선속도 모드가 속도 모드일 때)는 차단 주파수가 작아지므로, 속도 모드에서 적응하기 좋게한다.
먼저, 정선속도 서보가 속도 모드이면, 정선속도 서보는 위에서 언급했듯이 제1 신호와 "고" 임피던스를 갖는 제2 신호 및 "저" 논리 레벨을 갖는 제3 신호가 발생된다. "저" 논리 레벨을 갖는 제3 신호에 의해 도 1에 도시된 저역 통과 필터(150)의 제2 노드(N2)는 기준 전위와 연결된 것과 같다(즉, 제2 저항(R2)이 필터 특성에 영향을 주지 않음). 또한, "고" 임피던스를 갖는 제2 신호가 발생되므로, 제1 신호가 저역 필터링된 직류 신호만이 연산 증폭기(100)의 양의 입력단자로 입력된다. 다음으로, 정선속도 서보가 위상 모드이면, 정선속도 서보는 위에서 언급했듯이 제1 및 제2 신호와 "고" 임피던스를 갖는 제3 신호가 발생된다(이때, 제3 신호가 "고" 임피던스이므로 속도 모드와는 다르게 제2 저항(R2)이 필터 특성에 영향을 주게된다). 한편, 제1 및 제2 신호가 저역 통과 필터(150)를 통과하여 직류 전압값으로 변환된 즉, 아날로그 값으로 변환된 제1 및 제2 신호는 제1 노드(N1)에서 합성된다. 제1 노드(N1)에서 합성된 신호는 연산 증폭부(100)의 양의 입력단자로 입력된다.
연산 증폭부(100)는 양의 입력단자로 입력된 신호를 증폭하여 아날로그/디지털 변환부(110)로 출력한다. 아날로그/디지털 변환부(110)는 연산 증폭부(100)로부터 아날로그 형태의 합성 신호를 디지털 신호로 다시 변환하여 디지털 서보(120)로 출력한다. 디지털 서보(120)는 입력된 신호를 디지털 연산하여 스핀들 모터(미도시)의 속도를 제어할 제어 신호를 디지털 데이터로 출력한다. 디지털/아날로그 변환부(130)는 디지털 서보(120)에서 출력되는 제어 신호를 스핀들 모터(미도시)의 속도를 제어할 수 있도록 아날로그 신호로 변환시켜 출력단자 OUT으로 출력한다.
한편, 입력단자 IN1, IN2 및 IN3로 입력되는 제1, 제2 및 제3 신호는 디지털 신호이며, 이전에 아날로그 서보를 사용할 경우에는 저역 통과 필터(150)를 통해 이러한 디지털 신호를 아날로그 신호로 변환할 필요가 있었다. 그러나, 디지털 서보(120)를 사용할 경우, 디지털 신호인 제1, 제2 및 제3 신호를 그대로 디지털 서보(120)의 입력으로 사용할 수 있다. 그러나, 도 1에 도시된 종래의 정선속도 서보는 정선속도 제어부(미도시)에서 출력되는 디지털 신호를 저역 통과 필터(150)를 통해 아날로그 신호로 변환하고, 이를 다시 아날로그/디지털 변환부(110)를 통해 디지털 신호로 변환하므로, 회로가 복잡해지는 문제점이 발생한다. 또한, 입력단자IN3와 연결되어 저역 통과 필터(150)의 시정수를 조정하는 제3 저항(R3) 및 제2 커패시터(C2)는 큰 값들이 요구된다. 따라서, 도 1에 도시된 정선속도 서보를 반도체 칩으로 제작할 경우, 제3 저항(R3) 및 제2 커패시터(C2)를 외부에서 따로 구현하여야하며, 이를 위한 입/출력 핀이 최소 2개 이상 필요하게 되는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 간단한 구조를 갖고, 이로 인해 입/출력 핀을 줄일 수 있는 정선속도 서보를 제공하는 데 있다.
도 1은 종래의 정선속도 서보를 설명하기 위한 블록도이다.
도 2는 본 발명에 의한 정선속도 서보를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 정선속도 제어부의 본 발명에 의한 바람직한 일 실시예의 회로도이다.
도 4(a) 내지 도 4(d)는 도 3에 도시된 장치가 속도 모드일 때, 제1 신호를 발생하기 위한 제2 시스템 클럭 신호와 제2 시스템 클럭 신호의 발생을 설명하기 위한 파형도이다.
도 5(a) 내지 도 5(e)는 도 3에 도시된 장치가 위상 모드일 때, 제1 신호의 발생을 설명하기 위한 파형도이다.
도 6(a) 및 도 6(b)는 도 3에 도시된 장치가 위상 모드로 동작할 때, 제2 신호를 발생하기 위한 제1 시스템 클럭 신호의 발생을 설명하기 위한 파형도이다.
상기 과제를 이루기 위해, 본 발명에 의한 정선속도 서보는 이.에프.엠 복조 신호와 제1 클럭 신호에 응답하여, 속도 모드에서 제1 신호와 제1 레벨을 갖는 제3 신호를 발생하고, 위상 모드에서 상기 제1 신호, 제2 신호 및 상기 제1 레벨과 상보적인 제2 레벨을 갖는 제3 신호를 발생하는 정선속도 제어 수단, 제3 신호에 상응하여 내부 필터 계수를 조정하고, 정선속도 제어 수단으로 래치 신호를 발생하고, 래치 신호에 동기하여 제1 신호를 입력하여 디지털 연산하거나 또는 제1 신호와 제2 신호를 입력하여 합성하고, 합성된 신호를 디지털 연산을 하고, 연산된 결과를 디지털 속도 제어 신호로서 출력하는 디지털 서보 및 디지털 속도 제어 신호를 입력하여 아날로그 속도 제어 신호로 변환하여 출력하는 디지털/아날로그 변환 수단으로 구성되는 것이 바람직하다.
일반적으로, 정선속도 서보는 광픽업의 재생위치 또는 동작 상태에 상응하여 스핀들 모터를 구동하여 컴팩트 디스크의 회전 속도를 정확하게 제어한다. 이때, 정선속도 서보는 속도 모드와 위상 모드의 두가지 동작 모드를 갖는다. 속도 모드는 처음 플레이를 시작할 때 또는 트랙 점프할 때 등의 상태에서 스핀들 모터를 1차적으로 제어하는 모드이고, 위상 모드는 속도 모드 후에 스핀들 모터를 미세 제어하는 모드이다.
이하, 본 발명에 의한 정선속도 서보를 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 2는 본 발명에 의한 정선속도 서보를 설명하기 위한 블록도로서, 도 2에 도시된 본 발명에 의한 정선속도 서보는 정선속도 제어부(20), 디지털 서보(22) 및 디지털/아날로그 변환부(24)를 포함한다.
도 2에 도시된 정선속도 제어부(20)는 입력단자 IN으로 EFM 신호와 제1 클럭 신호(CK1)를 입력한다. 이때, 제1 클럭 신호(CK1)는 수정 발진기로부터 생성된 주파수가 16.9344MHz인 신호이며, 제1 클럭 신호(CK1)를 분주하여 프레임 클럭 신호(FCK)를 발생한다. 정선속도 제어부(20)는 입력된 EFM 신호가 프레임 클럭 신호(FCK)에 주파수 및 위상이 동기되도록 하기 위한 제1, 제2 및 제3 신호들(10, 12 및 14)을 발생한다. 먼저, 정선속도 서보를 속도 모드로 하면, 정선속도 제어부(20)는 EFM 신호의 주파수가 프레임 클럭 신호(FCK)의 주파수에 근접하도록 하기 위해 제1 신호(10)를 출력한다. 또한, 정선속도 서보의 동작 모드에 상응하여 디지털 서보(22)의 저역 통과 필터의 계수를 조정하기 위한 제3 신호(14)도 함께 발생한다. 이때, 제3 신호(14)는 디지털 서보(22)의 내부 필터 계수를 조정하기 위한 신호로서, 정선속도 서보가 속도 모드이면, "저" 논리 레벨을 갖는 제3 제어 신호(14)를 발생하며, 이에 상응하여 디지털 서보(22)의 필터 계수를 조절하게 된다.
제3 신호(14)에 의해 필터 계수가 조절된 디지털 서보(22)는 래치 클럭 신호(L)에 응답하여 제1 신호(10)를 입력하고, 입력된 제1 신호(10)를 디지털 연산한다. 디지털 연산된 결과는 디지털 데이터인 속도 제어 신호로 출력한다. 디지털/아날로그 변환부(24)는 디지털 서보(22)로부터 입력된 디지털 형태의 속도 제어 신호를 아날로그 신호로 변환하여 출력단자 OUT으로 출력한다. 즉, 출력 단자 OUT으로 출력되는 속도 제어 신호에 상응하여 스핀들 모터(미도시)의 회전 속도가 제어된다.
다음으로, EFM 신호의 주파수가 프레임 클럭 신호(FCK)의 주파수에 근접하게 되면, 스핀들 모터의 속도를 미세하게 조정하기 위해 정선속도 서보를 위상 모드로 한다. 정선속도 모드가 위상 모드로 되면, 정선속도 제어부(20)는 EFM 신호와 프레임 클럭 신호(FCK)의 위상이 동기되도록 하기 위해 제1 신호(10) 및 제2 신호(12)로서 출력한다. 또한, 위상 모드로 동작하는 정선속도 서보에 상응하여 디지털 서보(22)의 저역 통과 필터의 계수를 조정하기 위한 제3 제어 신호(14)도 함께 발생한다. 위에서 언급했듯이 제3 신호는 디지털 서보(22)의 내부 필터의 계수를 조정하기 위한 신호로서, 정선속도 서보가 속도 모드이면, "고" 논리 레벨을 갖는 제3 제어 신호(14)를 발생하며, 이에 상응하여 디지털 서보(22)의 필터 계수를 조절하게 된다.
제3 신호(14)에 상응하여 필터 계수가 조절된 디지털 서보(22)는 래치 클럭 신호(L)에 동기하여 제1 및 제2 신호(10 및 12)를 입력하여 합성하고, 합성된 신호를 디지털 연산한다. 디지털 연산된 결과를 디지털 데이터인 속도 제어 신호로 출력한다. 디지털/아날로그 변환부(24)는 디지털 서보(22)로부터 입력된 디지털 형태의 속도 제어 신호를 아날로그 신호로 변환하여 출력단자 OUT으로 출력한다. 즉, 출력 단자 OUT으로 출력되는 속도 제어 신호에 상응하여 스핀들 모터(미도시)의 회전 속도가 제어된다.
도 3은 도 2에 도시된 정선속도 제어부(22)의 본 발명에 의한 바람직한 일 실시예의 회로도로서, 배타적 오아 게이트(300), 제1 선택부(310), 배타적 노아 게이트(320), 노아 게이트(330), 제2 선택부(340), 제1 카운터(350), 제2 카운터(360), 제1 레지스터(370), 제2 레지스터(380) 및 디지털 서보(24)로 구성된다.
도 4(a) 내지 도 4(d)는 도 3에 도시된 장치가 속도 모드일 때, 제1 신호(10)의 발생을 설명하기 위한 파형도로서, 도 4(a)는 피크 홀드 클럭 신호(Peak Hold Clock Signal)(PHC)를 나타내고, 도 4(b)는 바텀 홀드 클럭 신호(Bottom Hold Clock Signal)(BHC)를 나타내고, 도 4(c)는 제2 시스템 클럭 신호(SC2)를 나타내고, 도 4(d)는 제3 시스템 클럭 신호(SC3)를 나타낸다.
도 5(a) 내지 도 5(e)는 도 3에 도시된 장치가 위상 모드일 때, 제1 신호(10)의 발생을 설명하기 위한 파형도로서, 도 5(a)는 제2 클럭 신호(CK2)를 나타내고, 도 5(b)는 프레임 클럭 신호(FCK)를 나타내고, 도 5(c)는 EFM 재생 프레임 신호(PBCK)를 나타내고, 도 5(d)는 도 3에 도시된 제2 카운터(340)의 카운팅 결과를 나타내고, 도 5(e)는 디지털 서보(22)에서 발생하는 제1 및 제2 카운터(350 및 360)의 래치 신호(L)를 나타낸다.
도 6(a) 및 도 6(b)는 도 3에 도시된 장치가 위상 모드로 동작할 때, 제2 신호(12)를 발생하기 위한 제1 시스템 클럭 신호(SC1) 발생을 설명하기 위한 파형도로서, 도 6(a)는 EFM 재생 프레임 신호(PBCK)를 나타내고, 도 6(b)는 제1 시스템 클럭 신호(SC1)를 나타낸다.
도 3에 도시된 제1 카운터(350)는 인에이블 신호 입력단자 EN1으로 입력되는 제1 인에이블 신호(EN1)에 응답하여 인에이블된다. 이때, 인에이블 신호(EN1)는 정선속도 서보의 모드에 상응하여 발생하는 선택 신호이다. 즉, 정선속도 서보가 속도 모드이면, "저"논리 레벨을 갖는 제1 인에이블 신호(EN1)가 발생되며, "저"논리 레벨을 갖는 제1 인에이블 신호(EN1)에 의해 제1 카운터(350)는 디세이블된다. 또한, 정선속도 서보가 위상 모드이면, "고" 논리 레벨을 갖는 제1 인에이블 신호(EN1)가 발생되며, "고 논리 레벨을 갖는 제1 인에이블 신호(EN1)에 의해 제1 카운터(350)는 인에이블된다. 제1 카운터(350)가 인에이블되면, 입력단자 IN1으로 도 6(b)에 도시된 제1 시스템 클럭 신호(SC1)가 입력된다. 제1 카운터(350)는 클럭 신호 입력단자 CK1으로 입력되는 8MHz의 제2 클럭 신호(CK2)에 동기하여 도 6(b)에 도시된 제1 시스템 클럭 신호(SC1)를 업/다운 카운팅한다. 즉, 제1 시스템 클럭 신호(SC1)가 "고" 논리 레벨이면 업 카운팅하고, 제1 시스템 클럭 신호(SC1)가 "저" 논리 레벨이면 다운 카운팅한다.
이때, 도 6(b)에 도시된 제1 시스템 클럭 신호(SC1)는 디스크로부터 EFM 신호를 읽어들이는 속도를 나타내는, 도 6(a)에 나타낸 EFM 재생 프레임 신호(PBCK)에 의해 생성된다. 즉, 도 6(a)에 도시된 EFM 재생 프레임 신호(PBCK)의 한 주기동안 EFM 재생 프레임 신호(PBCK)가 "고" 논리 레벨인 제1 구간(70)의 길이가 'WPB'라고 하자. 그러면, 도 6(b)에 도시된 파형도처럼, 제1 시스템 클럭 신호(SC1)는 EFM 재생 프레임 신호(PBCK)의 하강 엣지에서 제2 구간(72)동안 "고" 논리 레벨을 갖는 신호를 나타내며, 이때, 제2 구간(72)의 길이 'WSC1'을 구하는 식을 다음 수학식 1에 나타내었다.
WSC1= (WPB- 278T) X 32
여기서, T는 16.9344MHz의 주파수를 갖는 제1 클럭 신호(CK1)의 한 펄스 주기이다. 한편, 제2 클럭 신호(CK2)는 정선속도 서보에서 디지털 위상 동기 루프(미도시)에 이용되는 클럭 신호를 사용할 수 있다. 한편 제1 카운터(350)는 디지털 서보(22)로부터 발생되는 래치 신호(L)를 리셋 단자 R1으로 입력하고, 래치 신호(L)에 응답하여 리셋된다.
제1 레지스터(370)는 제1 카운터(350)로부터 제1 시스템 클럭 신호(SC1)를 카운팅한 결과를 입력하여 저장한다. 디지털 서보(22)로부터 발생되는 래치 신호(L)에 응답하여 제1 레지스터(370)에 저장된 값을 제2 신호(12)로서 디지털 서보(22)로 출력한다.
배타적 오아 게이트(300)는 16.9344MHz의 제1 클럭 신호(CK1)를 분주하여 얻은 7.35KHz의 프레임 클럭 신호(FCK)와 EFM 재생 프레임 신호(PBCK)를 배타적으로 논리합한 결과를 위상 모드에서 제2 카운터(360)의 인에이블 신호로서 출력한다. 또한, 7.35KHz의 프레임 클럭 신호(FCK)를 위상 모드에서 제2 카운터(360)의 입력 신호로한다.
배타적 노아 게이트(320)은 도 4(c)에 도시된 제2 시스템 클럭 신호(SC2)와 도 4(d)에 도시된 제3 시스템 클럭 신호(SC3)를 배타적으로 반전 논리합한 결과를 속도 모드에서 제2 카운터(360)의 인에이블 신호로서 출력한다. 이때, 제2 및 제3 시스템 클럭 신호(SC2 및 SC3)는 도 4(a)에 도시된 피크 홀드 클럭 신호(Peak Hold Clock Signal)(PHC)와 도 4(b)에 도시된 바텀 홀드 클럭 신호(Bottom Hold Clock Signal)(BHC)에 의해 만들어지는 시스템 클럭 신호들이다. 피크 홀드 클럭 신호(PHC)는 EFM 신호의 한 프레임 주기로 발생하는 신호이고, 바텀 홀드 클럭 신호(BHC)는 EFM 신호의 네 프레임 주기로 발생한다.
EFM 신호의 네 프레임을 기준으로 하여 EFM 신호의 프레임 동기 신호가 22T와 같은가, 작은가 또는 큰가에 상응하여 제2 및 제3 시스템 클럭 신호(SC2 및 SC3)를 발생한다. 즉, 제2 시스템 클럭 신호(SC2)는 EFM 신호의 프레임 동기 신호가 21T보다 작거나 같을 때에는 "저"논리 레벨을 갖고, 22T보다 크거나 같을 때에는 "고"논리 레벨을 갖는 신호를 발생한다. 또한, 제3 시스템 클럭 신호(SC3)는 EFM 신호의 프레임 동기 신호가 22T보다 작거나 같을 때에는 "저" 논리 레벨을 갖고, EFM 신호의 프레임 동기 신호가 23T보다 크거나 같을 때에는 "고"논리 레벨을 갖는 신호를 발생하다. 도 4(a) 내지 도 4(d)에서 제1 구간(40)은 EFM 신호의 프레임 동기 신호가 22T이고, 제2 구간(42)은 EFM 신호의 프레임 동기 신호가 21T이고, 제3 구간(44)은 EFM 신호의 프레임 동기 신호가 23T이라고 가정하면, 도 4(c) 및 도 4(d)에 도시된 제2 및 제3 시스템 클럭 신호(SC2 및 SC3)를 얻을 수 있다.
도 3에 도시된 노아 게이트(330)는 제2 및 제3 시스템 클럭 신호(SC2 및 SC3)를 반전 논리합하고, 반전 논리합된 신호를 속도 모드에서 제2 시스템 클럭 신호(360)의 입력신호로서 출력한다.
제1 선택부(310)는 배타적 오아 게이트(300)에서 출력되는 신호와 배타적 노아 게이트(320)에서 출력되는 신호를 입력한다. 제1 선택부(310)는 선택 신호(S)에 상응하여 배타적 오아 게이트(300)에서 출력된 신호 또는 배타적 노아 게이트(320)에서 출력된 신호를 제2 인에이블 신호(EN2)로서 제2 카운터(360)의 인에이블 단자 EN2로 출력한다. 제2 선택부(340)는 7.35KHz의 프레임 클럭 신호(FCK)와 노아 게이트(330)로부터 출력되는 신호를 입력한다. 제2 선택부(340)는 선택 신호(S)에 상응하여 7.35KHz의 프레임 클럭 신호(FCK) 또는 노아 게이트(330)의 출력 신호를 제2 카운터(360)의 입력 신호로서 입력 단자 IN2로 출력한다.
이때, 제1 및 제2 선택부(310 및 340)의 선택 신호(S)는 정선속도 서보의 동작 모드에 상응하여 발생되는 신호이다. 즉, 정선속도 서보의 동작 모드가 속도 모드이면, 제1 선택부(310)는 배타적 노아 게이트(320)의 출력신호를, 제2 선택부(340)는 노아 게이트(330)의 출력신호를 각각 출력한다. 또한, 정선속도 서보의 동작 모드가 위상 모드이면, 제1 선택부(310)는 배타적 오아 게이트(300)의 출력신호를, 제2 선택부(340)는 7.35KHz의 프레임 클럭 신호(FCK)를 각각 출력한다.
제2 카운터(360)는 인에이블 단자 EN2로 입력되는 제2 인에이블 신호(EN2)에 상응하여 인에이블되고, 클럭 신호 입력단자 CK2로 입력되는 8MHz의 제2 클럭 신호(CK2)에 동기하여 입력단자 IN으로 입력되는 신호를 업/다운 카운팅한다. 즉, 입력단자 IN2로 입력되는 신호가 "고" 논리 레벨이면 업 카운팅하고, 입력단자 IN2로 입력되는 신호가 "저" 논리 레벨이면 다운 카운팅하고, 카운팅한 결과를 출력단자 Q2로 출력한다. 한편 제2 카운터(360)는 디지털 서보(22)로부터 발생되는 래치 신호(L)를 리셋 단자 R1으로 입력하고, 래치 신호(L)에 응답하여 리셋된다.
제2 레지스터(380)는 제2 카운터(360)에서 출력된 데이터를 기억하고, 디지털 서보(22)에서 발생되는 래치 신호(L)에 동기하여 기억된 데이터를 제1 신호(10)로서 출력한다.
디지털 서보(22)는 입력단자 IN으로 내부 필터 계수를 조정하는 제3 신호(14)를 입력한다. 또한, 프레임 클럭 신호(FCK)와 동일한 주파수를 갖는 래치 신호(L)를 발생한다. 래치 신호(L)에 동기하여 제1 신호(10)를 입력하여 제1 신호(10)를 디지털 연산하거나 또는 래치 신호(L)에 동기하여 제1 및 제2 신호(10 및 12)를 입력하여 합성하고, 합성된 신호를 디지털 연산한다. 디지털 연산된 결과는 스핀들 모터(미도시)의 속도를 제어하기 위한 속도 제어 신호로써, 출력단자 OUT으로 출력한다.
도 3에 도시된 장치는 먼저 속도 모드로 동작하여 EFM 신호의 주파수가 프레임 클럭 신호(FCK)의 주파수에 근접하도록 스핀들 모터(미도시)의 속도를 제어하는 속도 제어 신호를 출력단자 OUT으로 출력한다. EFM 신호의 주파수와 프레임 클럭 신호(FCK)의 주파수가 근접해지면, EFM 신호의 위상과 프레임 클럭 신호(FCK)의 위상이 같아지도록 스핀들 모터(미도시)의 속도를 미세 조정하는 속도 제어 신호를 출력단자 OUT으로 출력한다.
이하, 도 3에 도시된 장치의 각 모드에 따른 동작을 설명한다. 먼저, 도 3에 도시된 장치가 속도 모드로 동작할 경우를 설명한다. 도 3에 도시된 장치가 속도 모드로 동작하면, 제1 카운터(350)의 인에이블 입력단자 EN1으로 "저" 논리 레벨을 갖는 제1 인에이블 신호(EN1)가 발생되어 제1 카운터(350)는 디세이블된다. 또한, 정선속도 서보가 속도 모드로 동작하므로 "고" 논리 레벨을 갖는 제3 신호(14)가 발생된다. 제1 선택부(310)는 배타적 노아 게이트(320)의 출력신호를 제2 카운터(360)의 인에이블시키기 위한 제2 인에이블 신호(EN2)로서 출력한다. 또한, 제2 선택부(340)는 노아 게이트(330)의 출력신호를 제2 카운터(360)의 입력신호로서, 입력단자 IN2로 입력한다. 이때, 제2 카운터(360)는 입력단자 IN으로 입력되는 신호가 "고"논리 레벨이면 업카운팅하고, 입력단자 IN으로 입력되는 신호가 "저" 논리 레벨이면 다운카운팅을 한다. 업/다운 카운팅된 결과를 제1 신호(10)로서 제2 레지스터에 출력하고, 디지털 서보(22)에서 발생하는 래치 클럭 신호에 응답하여 리셋된다. 제2 레지스터(380)는 제2 카운터(360)에서 발생되는 제1 신호(10)를 입력하여 기억하고, 디지털 서보(22)에서 발생하는 래치 클럭 신호(L)에 응답하여 제1 제어 신호(10)를 디지털 서보(22)로 출력한다.
다음으로, 정선속도 제어부(20)가 위상 모드로 동작할 경우를 설명한다. 정선속도 제어부(20)가 위상 모드이면, 정선속도 제어부(20)는 "저"논리 레벨의 제3 제어 신호를 디지털 서보(22)로 출력한다. 또한, "고" 논리 레벨을 갖는 제1 인에이블 신호(EN1)에 응답하여 제1 카운터(350)는 인에이블된다. 따라서, 제1 카운터(350)는 제2 클럭 신호(CK2)에 동기하여 제1 시스템 클럭 신호(SC1)을 카운팅한다. 이때, 제1 시스템 클럭 신호(SC1)가 "고" 논리 레벨이면 업 카운팅하고, 제1 시스템 클럭 신호(SC1)가 "저"논리 레벨이면 다운 카운팅한다. 업/다운 카운팅된 결과를 제2 신호(12)로서 제1 레지스터(370)로 출력하고, 래치 신호(L)에 응답하여 리셋된다. 제1 레지스터(370)는 제1 카운터(350)에서 출력되는 제2 제어 신호를 입력하여 기억하고, 래치 신호(L)에 동기하여 제2 신호(12)를 디지털 서보(22)로 출력한다.
또한, 정선속도 제어부(20)가 위상 모드이면, 제1 선택부(310)는 배타적 오아 게이트(300)의 출력신호를 제2 인에이블 신호(EN2)로서 제2 카운터(360)의 인에이블 단자 EN2로 출력한다. 제2 선택부(340)는 도 5(b)에 도시된 7.35KHz의 프레임 클럭 신호(FCK)를 제2 카운터(360)의 입력단자 IN2로 출력한다. 제2 카운터(360)는 제2 인에이블 신호(EN2)에 응답하여 도 5(b)에 도시된 프레임 클럭 신호(FCK)를 입력하고, 도 5(a)에 도시된 제2 클럭 신호(CK2)에 동기하여 프레임 신호(FCK)를 업/다운 카운팅한다. 제2 카운터(360)가 인에이블되었을 때, 프레임 클럭 신호(FCK)가 "고"논리 레벨이면 업카운트하고, 프레임 클럭 신호(FCK)가 "저"논리 레벨이면 다운 카운트한다. 또한, 디지털 서보(22)에서 발생되는, 도 5(e)에 도시된 래치 클럭 신호(L)에 응답하여 리셋되어 "0"부터 다시 카운트한다. 따라서, 제2 카운터(360)는 도 5(d)에 도시된 업/다운 카운팅 결과를 제2 레지스터(380)로 출력한다. 제2 레지스터(380)는 제2 카운터(360)에서 출력되는 업/다운 카운팅 결과를 입력하여 기억한다. 래치 신호(L)에 동기되어 제2 레지스터(380)에 기억된 신호를 제2 신호(12)로서 디지털 서보(22)로 출력한다.
이처럼 본 발명에 의한 정선속도 서보는 EFM 재생 프레임 신호(PBCK)를 프레임 클럭 신호(FCK)에 주파수 및 위상을 동기 시키기위한 제1 및 제2 신호를 카운터를 통해 업/다운 카운팅하고, 이를 그대로 디지털 서보(22)의 입력 데이터로서 사용한다. 따라서, 종래에 디지털 서보의 입력 데이터를 얻기위해, 디지털 신호를 아날로그 신호로 변환하고 이를 다시 디지털 신호로 변환하기 위한 저역 통과 필터와 아날로그/디지털 변환부가 필요 없게 되었다. 특히, 본 발명에 의한 정선속도 서보를 반도체 칩으로 만들 때, 저역 통과 필터를 사용하지 않으므로 외부와의 입/출력 핀을 최소 2개이상 줄일 수 있게 된다.
상술한 바와 같은 본 발명에 의한 정선속도 서보는 카운터를 통해 발생되는 디지털 신호를 그대로 디지털 서보의 입력 데이터로 사용하므로, 종래와 같이 저역 통과 필터와 아날로그/디지털 변환부를 사용하지 않으므로 회로 구현이 간단하며, 특히 종래에 디지털 신호를 아날로그 신호로 변환하기 위한 저역 통과 필터를 사용하지 않으므로 이를 반도체 칩으로 구현할 때 외부와의 입/출력 핀을 줄일 수 있는 효과가 있다.

Claims (2)

  1. 이.에프.엠 복조 신호와 제1 클럭 신호에 응답하여, 속도 모드에서 제1 신호와 제1 레벨을 갖는 제3 신호를 발생하고, 위상 모드에서 상기 제1 신호, 제2 신호 및 상기 제1 레벨과 상보적인 제2 레벨을 갖는 상기 제3 신호를 발생하는 정선속도 제어 수단;
    상기 제3 신호에 상응하여 내부 필터 계수를 조정하고, 상기 정선속도 제어 수단으로 래치 신호를 발생하고, 상기 래치 신호에 동기하여 상기 제1 신호를 입력하여 디지털 연산하거나 또는 상기 제1 신호와 상기 제2 신호를 입력하여 합성하고, 합성된 신호를 디지털 연산을 하고, 연산된 결과를 디지털 속도 제어 신호로서 출력하는 디지털 서보; 및
    상기 디지털 속도 제어 신호를 입력하여 아날로그 속도 제어 신호로 변환하여 출력하는 디지털/아날로그 변환 수단을 구비하는 것을 특징으로 하는 정선속도 서보.
  2. 제1 항에 있어서, 상기 정선속도 제어 수단은
    제1 인에이블 신호에 응답하여 인에이블되고, 제2 클럭 신호에 동기되어 제1 시스템 클럭 신호를 입력하여 업/다운 카운팅하고, 업/다운 카운팅한 데이터를 출력하고, 상기 래치 신호에 응답하여 리셋되는 제1 카운터;
    상기 제1 카운터로부터 출력되는 업/다운 카운팅 데이터를 입력하여 기억하고, 상기 래치 신호에 동기하여 기억된 데이터를 제2 신호로써 출력하는 제1 레지스터;
    상기 제1 클럭 신호를 소정 분주하여 발생되는 프레임 클럭 신호와 상기 이.에프.엠 신호로부터 얻은 이.에프.엠 재생 프레임 신호를 배타적 논리합하고, 배타적 논리합된 결과를 출력하는 배타적 논리합 수단;
    제2 시스템 클럭 신호와 제3 시스템 클럭 신호를 배타적 반전 논리합하고, 배타적 반전 논리합된 결과를 출력하는 배타적 반전 논리합 수단;
    상기 제2 시스템 클럭 신호와 상기 제3 시스템 클럭 신호를 반전 논리합하고, 반전 논리합된 결과를 출력하는 반전 논리합 수단;
    상기 배타적 논리합 수단과 상기 배타적 반전 논리합 수단에서 출력되는 신호를 각각 입력하고, 동작 모드에 상응하여 발생하는 선택 신호에 응답하여 상기 배타적 논리합 수단 또는 상기 배타적 반전 논리합 수단에서 출력되는 신호를 제2 인에이블 신호로서 출력하는 제1 선택 수단;
    상기 프레임 클럭 신호와 상기 반전 논리합 수단으로부터 출력되는 신호를 각각 입력하고, 상기 선택 신호에 응답하여 상기 프레임 클럭 신호 또는 상기 반전 논리합 수단에서 출력되는 신호를 출력하는 제2 선택 수단;
    상기 제1 선택 수단에서 출력되는 제2 인에이블 신호 응답하여 인에이블되고, 상기 제2 클럭 신호에 동기되어 상기 제2 선택 신호에서 출력되는 신호를 입력하여 업/다운 카운팅하고, 업/다운 카운팅한 데이터를 출력하고, 상기 래치 신호에 응답하여 리셋되는 제2 카운터;
    상기 제2 카운터에서 출력되는 업/다운 카운팅 데이터를 입력하여 기억하고, 상기 래치 신호에 동기하여 기억된 데이터를 제1 신호로써 출력하는 제2 레지스터를 구비하는 것을 특징으로 하는 정선속도 서보.
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