JP2593573B2

JP2593573B2 - 磁気記録再生装置のドラムサーボ回路

Info

Publication number: JP2593573B2
Application number: JP2158069A
Authority: JP
Inventors: 和始松本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-06-13
Filing date: 1990-06-13
Publication date: 1997-03-26
Anticipated expiration: 2012-03-26
Also published as: JPH0448459A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、磁気ヘッドを備えた回転ヘッドドラムの回
転速度と回転位相とを制御する磁気記録再生装置のドラ
ムサーボ回路に関するものである。

〔従来の技術〕

磁気テープに映像信号や音声信号等を記録し再生する
磁気記録再生装置は、信号を安定して高精度に記録再生
させるため、各駆動機器が所定の速度や回転数となるよ
うに制御されている。特に、信号の記録再生に直接影響
する磁気ヘッドを備えた回転ヘッドドラムは、磁気ヘッ
ドと磁気テープとの相対速度を一定に維持するため、回
転速度を制御する速度サーボおよび回転位相を制御する
位相サーボで制御されるようになっている。

上記の速度サーボは、回転ヘッドドラムの回転軸に設
けられた周波数ゼネレータから出力される周波数ゼネレ
ータ信号（以下FG信号と称する。）を比較信号として使
用するようになっており、位相サーボは、回転ヘッドド
ラムに設けられたパルスゼネレータから出力されるパル
スゼネレータ信号（以下PG信号と称する。）を比較信号
として使用するようになっている。従って、上記の速度
サーボおよび位相サーボを行う従来のドラムサーボ回路
には、第６図ないし第８図に示すように、各種の態様で
FG信号とPG信号とが入力されるようになっている。

即ち、第６図のFG信号とPG信号とが独立の信号線から
入力されるドラムサーボ回路の場合には、第４図に示す
ように、FG信号の周波数を所定の周波数となるように制
御するＦ−Ｖコンバータ回路31を有したAFC（Altomatic
Frequency Control）系と、PG信号の位相を映像信号の
垂直同期信号の位相に同期させる位相制御回路32を有し
たAPC（Automatic Phase Control）系とがそれぞれ独立
して設けられている。

また、第７図および第８図に示すように、FG信号およ
びPG信号からなるFG/PG信号が３値（Ｈ、Ｍ、Ｌ）の電
圧レベルで入力されるドラムサーボ回路の場合には、第
５図に示すように、FG信号およびPG信号を分離するFG/P
G分離回路35と、分離されたFG信号が入力される上述の
Ｆ−Ｖコンバータ回路31を有したAFC系と、分離されたP
G信号が入力される上述の位相制御回路32を有したAPC系
とが設けられている。

このように、従来のドラムサーボ回路は、FG信号が入
力されるAFC系とPG信号が入力されるAPC系とで回転ヘッ
ドドラムの速度サーボおよび位相サーボを行うことで、
映像信号や音声信号を安定して高精度に記録再生できる
ようになっている。

〔発明が解決しようとする課題〕

しかしながら、上記従来のドラムサーボ回路では、第
４図のドラムサーボ回路の場合、FG信号用およびPG信号
用の信号線37・38と入力端子33・34とがそれぞれ必要と
なり、コストアップの要因になっている。また、第５図
のドラムサーボ回路の場合には、FG信号およびPG信号が
同一の信号線39および入力端子36を介して入力されるた
め、部品点数の減少によるコストダウンを図ることが可
能になっているが、３値の電圧レベルでFG信号とPG信号
とが入力されるため、上記の電圧レベルから両信号を分
離するFG/PG分離回路35は、コンパレータ等のアナログ
回路とデジタル回路との混在した回路構成になる。これ
により、FG/PG分離回路35は、回路構成が複雑化し易い
ものになり、この回路構成の複雑化がコストアップの要
因になっている。

従って、本発明においては、FG信号とPG信号とを共通
の信号線で入力して部品点数を減少させ、さらにFG/PG
分離回路35の回路構成を簡単化することでコストダウン
することができる磁気記録再生装置のドラムサーボ回路
を提供することを目的としている。

〔課題を解決するための手段〕

本発明に係る磁気記録再生装置のドラムサーボ回路
は、上記課題を解決するために、FVコンバータ回路とPG
分離回路とを備え、周波数ゼネレータ信号およびパルス
ゼネレータ信号からなる合成信号に基づいて、回転ヘッ
ドドラムの回転速度と回転位相とを制御する磁気記録再
生装置のドラムサーボ回路であって、上記合成信号は、
周波数ゼネレータ信号とパルスゼネレータ信号とを異な
ったパルス占有率で合成して形成したものであり、上記
FVコンバータ回路は、上記合成信号をデジタル値に変換
し、内部に記憶している比較値と上記デジタル値とを比
較することにより、上記合成信号に位相同期し、且つ上
記周波数ゼネレータ信号およびパルスゼネレータ信号の
両パルス占有率の間に位置するパルス占有率を有するタ
イミングパルス信号を出力するとともに、上記デジタル
値に対応したパルス幅を有する速度制御用の信号を出力
するものであり、上記PG分離回路は、上記タイミングパ
ルス信号のパルス占有率と上記合成信号のパルス占有率
とを比較して、位相制御用のパルスゼネレータ信号を出
力するものであることを特徴としている。

〔作用〕

上記の構成によれば、周波数ゼネレータ信号とパルス
ゼネレータ信号とは、異なったパルス占有率で合成され
た合成信号としてFVコンバータ回路およびPG分離回路に
入力されるようになっており、FVコンバータ回路では、
上記の合成信号に位相同期し、且つ周波数ゼネレータ信
号およびパルスゼネレータ信号の両パルス占有率の間に
位置するパルス占有率を有するタイミングパルス信号を
PG分離回路に出力するようになっている。

これにより、タイミングパルス信号は、周波数ゼネレ
ータ信号とパルスゼネレータ信号とをパルス占有率で比
較する基準信号として使用することが可能になり、例え
ば周波数ゼネレータ信号部のパルス占有率がパルスゼネ
レータ信号部のパルス占有率よりも小さな合成信号であ
る場合には、タイミングパルス信号のパルス占有率より
も大きなパルス占有率を合成信号が有していたときに、
パルスゼネレータ信号を有する合成信号であると判定す
ることが可能になる。

この際、上記の判定は、合成信号とタイミングパルス
信号とのパルス占有率で行われるため、この判定を行う
PG分離回路は、全てをデジタル回路で構成することが可
能になる。従って、PG分離回路は、例えばPLA（Program
mable Logic Array）等の単一のIC（Integrated Cercui
t）で構成することが可能になり、ひいてはコストダウ
ンを可能にすることになる。また、周波数ゼネレータ信
号およびパルスゼネレータ信号は、合成信号にされるた
め、共通の信号線および入力端子で入力されることにな
り、この部品の共通化は、部品点数を抑制することでコ
ストダウンを可能にすることになる。

〔実施例〕

本発明の一実施例を第１図ないし第３図に基づいて説
明すれば、以下の通りである。

本実施例に係るドラムサーボ回路は、磁気記録再生装
置に使用されるようになっており、回転ヘッドドラムの
回転速度および回転位相を制御するようになっている。
上記の回転速度は、回転ヘッドドラムの回転軸に設けら
れた周波数ゼネレータから出力されるFG信号を所定の周
波数にすることで制御されるようになっており、回転位
相は、回転ヘッドドラムに設けられたパルスゼネレータ
から出力されるPG信号を映像信号の垂直同期信号の位相
に同期させることで制御されるようになっている。

上記のFG信号およびPG信号は、FG信号のパルス占有率
に対してPG信号のパルス占有率が大きくなるように合成
されており、両信号は、第２図に示すように、FG信号部
ＡとPG信号部Ｂとからなる合成信号であるFG/PG信号と
してドラムサーボ回路に入力されるようになっている。
そして、このFG/PG信号は、第１図に示すように、信号
線１および入力端子２を介してドラムサーボ回路に入力
されるようになっている。

FG/PG信号が入力されるドラムサーボ回路は、FG/PG信
号からFG信号とPG信号とを分離する際に使用されるFVコ
ンバータ回路３を有しており、このFVコンバータ回路３
は、ROM（Read Only Memory）７、FVカウンタ回路（FV
COUNTER）６、ラッチ回路（LATCH）５、およびPWM（Pul
se Width Modulation）回路４からなっている。

上記のROM7には、タインミングパルス信号を得るため
の比較値が記憶されており、この比較値は、FG/PG信号
のFG信号部のパルス占有率とPG信号部のパルス占有率と
の間のパルス占有率を有するタイミングパルス信号を出
力させる値に設定されている。この比較値を記憶したRO
M7は、FVカウンタ回路６に接続されており、FVカウンタ
回路６には、入力端子２が接続されている。これによ
り、FVカウンタ回路６には、ROM7からの比較値と入力端
子２からのFG/PG信号とが入力されるようになってい
る。

上記のFVカウンタ回路６は、入力されたFG/PG信号を
電圧に変換してFVカウント信号を形成する図示しないFV
コンバータと、FVカウント信号の電圧値を例えば12ビッ
トの分解能でデジタル値に変換する図示しないAD変換器
とを有しており、AD変換器で得られたデジタル値と入力
された比較値とを比較するようになっている。そして、
FVカウンタ回路６は、FG/PG信号とデジタル値と比較値
とでタイミングパルス信号を形成するようになってい
る。

上記のFVカウンタ回路６は、PG分離回路（PG SEPARAT
ER）８に接続されており、PG分離回路８にタイミングパ
ルス信号を出力するようになっている。PG分離回路８に
は、入力端子８および位相制御回路９が接続されてお
り、入力端子２からFG/PG信号が入力されるようになっ
ている。そして、PG分離回路８は、FG/PG信号の立ち上
がり時期がタイミングパルス信号のＬレベルと一致した
ときにPG信号をAPC系の位相制御回路９に出力するよう
になっている。

また、FVカウンタ回路６は、ラッチ回路５にも接続さ
れており、ラッチ回路５にFVカウント信号のデジタル値
を出力するようになっている。このラッチ回路５は、PW
M回路４および入力端子２に接続されており、入力端子
２からのFG/PG信号の立ち下がりでデジタル値を保持し
てPWM回路４に出力するようになっている。そして、PWM
回路４は、入力されたデジタル値に対応したパルス幅を
有する信号をAFC系に出力するようになっている。

上記の構成において、ドラムサーボ回路の動作につい
て以下に説明する。

先ず、第２図のFG/PG信号が信号線１および入力端子
２を介してPG分離回路８とFVカウンタ回路６とラッチ回
路５とに入力される。FVカウンタ回路６に入力されたFG
/PG信号（第３図ａ）は、立ち下がり時点から次の立ち
下がり時点でリセットされるまで昇圧する３角波の電圧
に変換されてFVカウント信号（同図ｂ）にされた後、AD
コンバータでデジタル値のFVカウント値に変換され、RO
M7に記憶された比較値と比較されることになる。そし
て、この比較により、FVカウント値と比較値とが等しい
と判定されたときに、タイミングパルス信号（同図ｃ）
をＬレベルからＨレベルに立ち上げることになる。

上記のタイミングパルス信号（同図ｃ）は、FG/PG信
号（同図ａ）の立ち下がりに位相が同期されており、FG
/PG信号（同図ａ）の立ち下がりと同時に立ち下がり、
上述のFVカウント値と比較値とが等しくなったときに立
ち上がるようになっている。これにより、タイミングパ
ルス信号（同図ｃ）は、FG/PG信号（同図ａ）のFG信号
部のパルス占有率よりも大きなパルス占有率を有してい
る一方、FG/PG信号（同図ａ）のPG信号部となるパルス
占有率よりも小さなパルス占有率を有していることにな
る。

上記のタイミングパルス信号（同図ｃ）は、FG/PG信
号（同図ａ）が入力されているPG分離回路８に出力され
ることになり、このPG分離回路８でタイミングパルス信
号（同図ｃ）のパルス占有率とFG/PG信号（同図ａ）の
パルス占有率とが比較されることになる。即ち、PG分離
回路８は、タイミングパルス信号（同図ｃ）の立ち下が
りから立ち上がりまでのＬレベルの期間をPG信号（同図
ｄ）を形成するウインド期間とし、このウインド期間に
FG/PG信号（同図ａ）が立ち上がったときにPG信号（同
図ｄ）を出力することになる。そして、このPG信号（同
図ｄ）は、位相制御回路９等のAPC系に出力され、回転
ヘッドドラムの回転位相の制御に使用されることにな
る。

一方、ADコンバータでデジタル値に変換されたFVカウ
ント値は、ラッチ回路５に出力されており、FG/PG信号
（同図ａ）の立ち下がりエッジで保持された後、PWM回
路４でFVカウント値に相当するパルス幅の信号として出
力されることになる。そして、この信号は、AFC系に出
力され、回転ヘッドドラムの回転速度の制御に使用され
ることになる。

このように、本実施例のドラムサーボ回路は、FG/PG
信号の分離をFG/PG信号とFVカウンタ回路６から出力さ
れるタイミングパルス信号とで行なうようになってい
る。従って、FG/PG信号からPG信号を分離するPG分離回
路８は、全ての回路をデジタル回路で構成することが可
能になり、例えばPLA等の単一のICで回路を構成できる
ことからコストダウンが可能になっている。

また、ドラムサーボ回路には、FG信号とPG信号とを合
成したFG/PG信号が入力されるようになっているため、F
G信号およびPG信号を共通の信号線１および入力端子２
で入力させることが可能になっている。そして、これら
の部品の共通化は、両信号の入力に要する部品点数を抑
制することを可能にし、ひいてはコストダウンを可能に
することになる。

〔発明の効果〕

本発明に係る磁気記録再生装置のドラムサーボ回路
は、以上のように、FVコンバータ回路とPG分離回路とを
備え、周波数ゼネレータ信号およびパルスゼネレータ信
号からなる合成信号に基づいて、回転ヘッドドラムの回
転速度と回転位相とを制御する磁気記録再生装置のドラ
ムサーボ回路であって、上記合成信号は、周波数ゼネレ
ータ信号とパルスゼネレータ信号とを異なったパルス占
有率で合成して形成したものであり、上記FVコンバータ
回路は、上記合成信号をデジタル値に変換し、内部に記
憶している比較値と上記デジタル値とを比較することに
より、上記合成信号に位相同期し、且つ上記周波数ゼネ
レータ信号およびパルスゼネレータ信号の両パルス占有
率の間に位置するパルス占有率を有するタイミングパル
ス信号を出力するとともに、上記デジタル値に対応した
パルス幅を有する速度制御用の信号を出力するものであ
り、上記PG分離回路は、上記タイミングパルス信号のパ
ルス占有率と上記合成信号のパルス占有率とを比較し
て、位相制御用のパルスゼネレータ信号を出力するもの
である構成である。

これにより、合成信号からパルスゼネレータ信号を分
離する際の判定が合成信号とタイミングパルス信号との
パルス占有率で行われるため、この判定を行うPG分離回
路を完全にデジタル回路で構成することが可能になり、
また、周波数ゼネレータ信号およびパルスゼネレータ信
号が合成信号で入力されることで、信号線等の部品の共
通化が可能になり、上記のデジタル回路によるPG分離回
路と部品点数の抑制とでコストダウンが可能になるとい
う効果を奏する。

【図面の簡単な説明】

第１図ないし第３図は、本発明の一実施例を示すもので
ある。第１図は、ドラムサーボ回路の要部を示すブロック図で
ある。第２図は、FG/PG信号のFG信号部とPG信号部とを示す説
明図である。第３図は、ドラムサーボ回路の各信号の状態を示すタイ
ミングチャートである。第４図ないし第８図は、従来例を示すものである。第４図および第５図は、ドラムサーボ回路の要部を示す
ブロック図である。第６図は、独立して入力されるFG信号およびPG信号のタ
イミングチャートである。第７図および第８図は、FG/PG信号の波形図である。１は信号線、２は入力端子、３はFVコンバータ回路、４
はPWM回路、５はラッチ回路、６はFVカウンタ回路、７
はROM、８はPG分離回路、９は位相制御回路である。

Claims

(57)【特許請求の範囲】

【請求項１】FVコンバータ回路とPG分離回路とを備え、
周波数ゼネレータ信号およびパルスゼネレータ信号から
なる合成信号に基づいて、回転ヘッドドラムの回転速度
と回転位相とを制御する磁気記録再生装置のドラムサー
ボ回路であって、上記合成信号は、周波数ゼネレータ信号とパルスゼネレ
ータ信号とを異なったパルス占有率で合成して形成した
ものであり、上記FVコンバータ回路は、上記合成信号をデジタル値に
変換し、内部に記憶している比較値と上記デジタル値と
を比較することにより、上記合成信号に位相同期し、且
つ上記周波数ゼネレータ信号およびパルスゼネレータ信
号の両パルス占有率の間に位置するパルス占有率を有す
るタイミングパルス信号を出力するとともに、上記デジ
タル値に対応したパルス幅を有する速度制御用の信号を
出力するものであり、上記PG分離回路は、上記タイミングパルス信号のパルス
占有率と上記合成信号のパルス占有率とを比較して、位
相制御用のパルスゼネレータ信号を出力するものである
ことを特徴とする磁気記録再生装置のドラムサーボ回
路。