KR19990072932A - 복잡한회로구성없이정확하게테스트할수있는디지털/아날로그변환기,이를이용한반도체집적회로및그테스트방법 - Google Patents

복잡한회로구성없이정확하게테스트할수있는디지털/아날로그변환기,이를이용한반도체집적회로및그테스트방법 Download PDF

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Abstract

래더 타입 저항기 네트워크 (31) 를 통해 npn 바이폴라 트랜지스터 (34a/35a/36a/37a) 에 접속되며, 기준전압 (Vref) 를 제공받아 디지털 입력 신호 (D1 - D4) 에 따라서 npn 바이폴라 트랜지스터 (34a/35a/36a/37a) 에 직접적으로 전류를 공급하는 2 개의 전력공급단자 (N30/N32) 를 구비한 디지털/아날로그 변환기 (30) 가 제공된다. 이 디지털/아날로그 변환기 (30) 를 제조자가 테스트하는 경우, 테스터 (38) 는 디지털 입력신호 (D1 - D4) 의 값을 연속적으로 변화시키며, 측정계 (39) 는 전류의 변화에 기초하여 디지털/아날로그 변환기를 정확하게 진단하기 위해 래더 타입 저항기 네트워크를 통해 npn 바이폴라 트랜지스터 (34b/35b/36b/37b) 로 흐르는 전류량을 측정한다.

Description

복잡한 회로구성없이 정확하게 테스트할 수 있는 디지털/아날로그 변환기, 이를 이용한 반도체 집적회로 및 그 테스트 방법 {digital-to-analog converter accurately testable without complicated circuit configuration, semiconductor integrated circuit device using the same and testing method thereof}
본 발명은 디지털/아날로그 변환기에 관한 것으로, 더 자세하게로는, 정확하게 테스트할 수 있는 디지털/아날로그 변환기, 이 디지털/아날로그 변환기를 갖는 반도체 집적회로 및 이 아날로그/디지털 변환기를 테스트하기 위한 방법에 관한 것이다.
여러 종류의 반도체 집적회로가 개발되어 왔다. 반도체 집적회로의 종류로는 디지털 회로 및 디지털/아날로그 변환기를 포함한다. 디지털 회로는 출력 디지털 신호 발생용의 여러 데이터를 보유하며, 디지털/아날로그 변환기는 이 출력 디지털 신호를 아날로그 출력 신호로 변환한다. 이 아날로그 출력 신호는 반도체 집적회로로부터 공급된다. 이러한 특성은 오디오 신호나 비디오 신호의 경우에 바람직하다.
제조자는 제품을 고객에게 배달하기 이전에 테스트한다. 디지털 회로 및 디지털/아날로그 변환기를 갖는 반도체 집적회로는, 디지털 회로 및 디지털/아날로그 변환기 양자용의 디지털 테스터, 디지털 회로용의 디지털 테스터, 디지털/아날로그 변환기용의 아날로그 테스터, 아날로그/디지털 하이브리드 회로용의 테스터 또는 내장 테스터를 이용하여 테스트된다.
만약 제조자가 반도체 집적회로용의 디지털 테스터를 사용하는 경우에는, 디지털 회로는 이 디지털 테스터에 의해 정확하게 테스터할 수 있다. 그러나, 이 디지털 테스터는 전압분해능이 낮으므로, 디지털/아날로그 변환기의 테스트에서는 다소 신뢰할 수 없다. 한편, 반도체 집적회로 장치용으로 디지털 테스터 및 아날로그 테스터가 사용되는 경우, 제조자가 디지털 및 아날로그 테스터 양자와 2 종류의 테스트 프로그램을 필요로 하므로, 테스트에 비용이 많이 소요된다.
아날로그/디지털 하이브리드 회로용의 테스터는 고가에 판매되며, 테스트에도 비용이 많이 소요된다. 내장 테스터는 반도체 칩에 추가적인 영역을 필요로 하므로, 반도체 칩이 거대해지게 된다. 또한, 내장 테스터는 테스터 후에 반도체 집적회로로부터 제거되지 않는다. 또한, 내장 테스터는 디지털/아날로그 변환기에 바람직하지 않은 영향을 주게 되어, 디지털/아날로그 변환기의 성능을 악화시키게 된다. 따라서, 이들 테스터 방법의 사이에는 트레이드 오프 (trade off) 관계가 존재한다.
도 1 은 전형적인 디지털/아날로그 변환기의 예를 나타낸다. 종래기술의 디지털/아날로그 변환기는 래더 타입 (ladder type) 저항기 네트워크 (1), 이 래더 타입 저항기 네트워크 (1) 에 병렬로 접속된 바이폴라 트랜지스터의 쌍 (2/3/4/5) 및 이 바이폴라 트랜지스터의 쌍 (2/3/4/5) 과 접지라인 (GND) 사이에 접속된 정전류원 (6/7/8/9) 을 포함한다. 하나의 저항값이 다른 하나의 저항값보다 2 배인 2 종류의 저항 소자는, 래더 타입 저항기 네트워크 (1) 내에 내장된 래더 타입 저항기 네트워크 (1) 는, 제 1 단부에서 전원라인 (VDD) 에 접속된 저항소자 (R1/R2/R3/R4) 및 이 저항소자 (R1/R2/R3/R4) 의 제 2 단부들 사이에 접속된 저항소자 (R5/R6/R7) 를 포함한다. 이 경우, 저항소자 (R2/R3/R4) 는 저항소자 (R1/R5/R6/R7) 보다 저항값이 2 배 크다. 출력단자 (N1) 와 테스트 단자 (N2) 에 저항소자 (R4) 의 제 2 단부가 접속된다. 출력단자 (N1) 는 동일 반도체 칩상에 집적된 다른 전기회로에 접속되며, 테스트 단자 (N2) 는 테스트 핀 (미도시) 에 접속된다.
바이폴라 트랜지스터의 쌍 (2 - 5) 은 제 1 npn 바이폴라 트랜지스터 (2a/3a/4a/5a) 및 제 2 npn 바이폴라 트랜지스터 (2b/3b/4b/5b) 를 포함한다. 제 1 npn 바이폴라 트랜지스터의 컬렉터 단자는 전원라인 (VDD) 에 접속되며, 저항소자 (R1/R2/R3/R4) 의 제 2 단부는 각기 제 2 npn 바이폴라 트랜지스터 (2b/3b/4b/5b) 의 컬렉터 단자에 접속된다. 제 1 및 제 2 npn 바이폴라 트랜지스터 (2a/2b, 3a/3b, 4a/4b 및 5a/5b) 의 공통 에미터 단자는 각기 정전류원 (6/7/8/9) 에 접속된다. 데이터 입력 단자 (IN1/IN2/IN3/IN4) 가 각기 제 1 npn 바이폴라 트랜지스터 (2a/3a/4a/5a) 의 베이스 단자에 접속되며, 기준 노드 (REF) 가 제 2 npn 바이폴라 트랜지스터 (2b/3b/4b/5b) 의 베이스 단자에 접속된다. 일정한 기준전압 (Vref) 이 기준노드 (REF) 로부터 제 2 npn 바이폴라 트랜지스터 (2b/3b/4b/5b) 의 베이스 단자에 인가된다. 디지털 입력 신호가 데이터 입력 단자 (IN1/IN2/IN3/IN4) 에 인가되며, 디지털 입력 신호의 디지털 비트는 하이레벨과 로우레벨 사이에서 변동된다. 이 경우, 하이레벨은 2.4 V 이며, 로우레벨은 2.1 V 이다. 기준전압 (Vref) 은 하이레벨과 로우레벨 사이의 중간레벨로 제한되며, 이 경우에는 2.1 V 이다.
종래기술의 디지털/아날로그 변환기의 동작은 다음과 같다.
제 1 또는 제 2 npn 바이폴라 트랜지스터 (2a, 3a, 4a, 5a/2b, 3b, 4b, 5b) 중의 어느 하나의 트랜지스터가 턴 온되며, 다른 하나의 npn 바이폴라 트랜지스터는 턴 오프된다. 하이레벨의 디지털 비트가 데이터 입력 단자 (IN1) 에 입력되는 경우에는, 제 1 npn 바이폴라 트랜지스터 (2a) 가 턴 온되며, 제 2 npn 바이폴라 트랜지스터 (2b) 가 턴 오프된다. 반대로, 로우레벨의 디지털 비트가 데이터 입력 단자 (IN1) 에 입력되는 경우에는, 제 1 npn 바이폴라 트랜지스터 (2a) 가 턴 오프되며, 제 2 npn 바이폴라 트랜지스터 (2b) 가 턴 온된다. 이러한 방식으로, 바이폴라 트랜지스터 (2/3/4/5) 의 각 쌍이 제 1 또는 제 2 npn 바이폴라 트랜지스터의 전류경로를 제공하게 된다.
제 1 npn 바이폴라 트랜지스터 (2a/3a/4a/5a) 가 턴 온되는 경우, 전원라인 (VDD) 으로부터 접속된 정전류원 (6/7/8/9) 을 통해 전류가 흐르게 되며, 래더 타입 저항기 네트워크 (1) 를 통해서는 전류가 흐르지 않게 된다. 반면, 제 2 npn 바이폴라 트랜지스터 (2b/3b/4b/5b) 가 턴 온되는 경우, 전원라인 (VDD) 으로부터 래더 타입 저항기 네트워크 (1) 를 통해 접속된 정전류원 (6/7/8/9) 으로 전류가 흐르게 된다.
디지털 비트는 바이폴라 트랜지스터 (2/3/4/5) 의 쌍들로 하여금 제 1 npn 바이폴라 트랜지스터 (2a/3a/4a/5a) 또는 제 2 npn 바이폴라 트랜지스터 (2b/3b/4b/5b) 를 통한 전류 경로를 제공하도록 하므로, 전체 전류량이 디지털 입력 신호의 값에 따라 변동되게 된다. 래더 타입 저항기 네트워크 (1) 는 전체 전류량에 따라 출력/테스트 단자 (N1/N2) 에서의 전위를 가변시켜, 출력 단자 (N1) 및 테스트 단자 (N2) 로부터 아날로그 출력 전압 신호가 얻어지게 된다. 따라서, 래더 타입 저항기 네트워크 (1) 가 아날로그 출력 전압 신호의 분해능을 결정하게 된다.
표준 디지털 테스터는 래더 타입 저항기 네트워크 (1) 보다 분해능이 낮으므로, 아날로그 출력 전압 신호에 따라서 종래기술의 아날로그/디지털 변환기를 정확하게 조사하는 것이 불가능하다. 이 때문에, 제조자는 비용이 많이 소요되는 고정밀 디지털 테스터, 아날로그 테스터 또는 아날로그/디지털 하이브리드 테스터를 준비해야 한다.
종래기술의 디지털/아날로그 변환기가 디지털 회로와 함께 반도체 칩에 집적되는 경우에는, 디지털 회로가 이 잡음에 민감하게 반응하므로, 이 디지털 회로는 종래기술의 디지털/아날로그 변환기에 바람직하지 않은 잡음원 (noise source) 이 된다. 제조자는 반도체 칩상의 레이아웃과 이 레이아웃 사이의 신호라인을 주의하여 설계할 필요가 있다. 그러나, 제조자가 주의해서 반도체 집적회로를 설계하더라도, 그 집적회로로부터 디지털회로의 바람직하지 않은 영향을 완벽하게 제거해내는 것은 불가능하다.
종래기술의 다른 디지털/아날로그 변환기가 일본 특개평 제 5-6375 호 공보에 기재되어 있으며, 여기에 게시된 종래기술의 디지털/아날로그 변환기를 도 2 에 나타낸다. 도 2 에서, 종래기술의 디지털/아날로그 변환기를 참조번호 11 로 지칭하며, 이는 래더 타입 저항기 네트워크 (12), 정전류원의 어레이 (13) 및 스위칭 소자의 어레이 (14) 로 구성된다.
저항소자 (R1/R2/R3/R4/R5/R6/R7) 는 래더 타입 저항기 네트워크 (12) 를 형성하며, 이 저항소자들 중에서 저항소자 (R1/R3/R5) 및 저항소자 (R7) 는 각기 바이어스 단자 (N10/N11) 에 접속된다. 저항소자 (R6/R7) 는 출력단자 (N12) 를 통해 제어될 전기회로 (15) 에 접속된다. 바이어스 단자 (N10/N11) 에는 2 개의 바이어스 전원 (16/17) 이 각기 접속되어, 이 바이어스 전원 (16/17) 으로부터 바이어스 단자 (N10/N11) 를 통해 래더 타입 저항기 네트워크 (12) 로 전류가 흐르게 된다.
정전류원의 어레이 (13) 는 정전류원 (13a, 13b, 13c 및 13d) 을 포함하며, 이 정전류원 (13a, 13b, 13c 및 13d) 에 저항기 (R1/R2, R3/R4, R5/R6, 및 R7/R6) 가 접속된다. 이 정전류원 (13a, 13b, 13c 및 13d) 과 접지라인 (GND) 사이에 스위칭 소자 (14a/14b/14c/14d) 가 접속된다. 스위칭 소자 (14a/14b/14c/14d) 에 각각 데이터 신호 (D0/D1/D2/D3) 가 공급되어, 스위칭 소자 (14a/14b/14c/14d) 가 데이터 신호 (D0/D1/D2/D3) 의 전압레벨에 따라서 온 상태와 오프 상태의 사이에서 선택적으로 변동된다.
바이어스 전압원 (16) 은 연산 증폭기 (16a), npn 바아폴라 트랜지스터 (16b) 및 정전류원 (16c) 을 포함한다. 이 연산 증폭기 (16a) 의 비반전 입력단자에 전력원 (18) 이 접속되며, 연산 증폭기 (16a) 의 반전 입력단자는 npn 바이폴라 트랜지스터 (16b) 의 에미터 단자를 통해 바이어스 단자 (N10) 에 접속된다. npn 바이폴라 트랜지스터 (16b) 의 컬렉터 단자에 전력 공급 단자 (VCC) 가 접속되며, npn 바이폴라 트랜지스터 (16b) 의 베이스 단자에 연산증폭기 (16a) 의 출력단자가 접속된다. 이 에미터 단자는 정전류원 (16c) 을 통해 접지라인 (GND) 에 접속된다. 바이어스 단자 (N10) 에 공급된 전류가 0 으로 감소되더라도, 정전류원 (16c) 이 npn 바이폴라 트랜지스터 (16b) 를 온 상태로 유지시게 된다.
또한, 다른 바이어스 전압원 (17) 은 연산 증폭기 (17a), npn 바아폴라 트랜지스터 (17b) 및 정전류원 (17c) 을 포함한다. 이 연산 증폭기 (17a) 의 비반전 입력단자에 전력원 (18) 이 접속되며, 연산 증폭기 (17a) 의 반전 입력단자는 npn 바이폴라 트랜지스터 (17b) 의 에미터 단자를 통해 다른 바이어스 단자 (N11) 에 접속된다. npn 바이폴라 트랜지스터 (17b) 의 컬렉터 단자는 측정 단자 (N13) 를 통해 전류계 (19) 에 접속되며, 연산증폭기 (17a) 의 출력단자는 npn 바이폴라 트랜지스터 (17b) 의 베이스 단자에 접속된다. 이 에미터 단자는 정전류원 (17c) 을 통해 접지라인 (GND) 에 접속된다. 바이어스 단자 (N11) 에 공급된 전류가 0 으로 감소되더라도, 정전류원 (17c) 이 npn 바이폴라 트랜지스터 (17b) 를 온 상태로 유지시키게 된다. 또 다른 전력원 (20) 이 전력 공급 단자 (VCC) 및 전류계 (19) 에 접속된다. 바이어스 전압원 (16/17) 은 전력원 (18) 의 출력전압 (E2) 과 동등한 바이어스 전압을 바이어스 단자 (N10/N11) 에 공급한다.
종래기술의 디지털/아날로그 변환기 (11) 는 다음과 같이 테스트된다.
바이어스 단자 (N11) 에서의 전압레벨은 출력전압레벨 (E2) 과 동등하며 일정하다. 전류가 저항소자 (R7) 을 통해 출력단자 (N12) 로 흐르며, 전류의 변동이 전류계 (19) 에 의해 측정된다. 제조자는 이 전류계를 체크하여, 종래기술의 디지털/아날로그 변환기 (11) 의 전기특성이 허용가능한지의 여부를 판단한다.
데이터 신호 (D0/D1/D2/D3) 가 (0,0,0,0) 인 경우, 최소의 전류가 저항소자 (R7) 를 통해 흐른다. 이 데이터 신호 (D0/D1/D2/D3) 에 따라서 전류량이 단계적으로 증대되어, (1,1,1,1) 에서 최대가 된다. 따라서, 제조자는 데이터 신호 (D0/D1/D2/D3) 를 (0,0,0,0) 으로부터 (1,1,1,1) 까지 변동시키면서, 전류계를 체크하여, 전류량이 데이터 신호 (D0/D1/D2/D3) 에 따라서 전류량이 단계적으로 증대되는지의 여부를 판단한다.
따라서, 제조자는 제 1 종래기술의 디지털/아날로그 변환기의 고유한 문제점을 극복하기 위해, 전류를 통해 디지털/아날로그 변환기 (11) 의 전기 특성을 체크한다. 그러나, 제 2 종래기술의 디지털/아날로그 변환기 (11) 는 2 개의 바이어스 전압원 (16/17) 이 디지털/아날로그 변환기 (11) 와 함께 집적될 필요가 있다. 그 결과 반도체 칩이 거대해 진다. 제 2 종래기술의 디지털/아날로그 변환기 (11) 는, 디지털/아날로그 변환기 (11) 에 대한 상대적인 위치에 의한 바이어스 전압원 (16) 과 바이어스 전압원 (17) 사이의 특성차, 다른 회로들의 영향 및 전력전압의 변동의 또 다른 문제점이 있다. 이 바이어스 전압원 (16/17) 의 성능이 상이하게 발휘되는 경우, 제 2 종래기술의 디지털/아날로그 변환기 (11) 의 성능이 악화되게 된다.
도 1 에 나타낸 제 1 종래기술의 디지털/아날로그 변환기는 테스트 단자 (N2) 에 접속된 테스트 핀이 패키지화될 필요가 있다는 점에서 또 다른 문제점이 있다. 측정시에만 테스트 핀이 사용되기는 하지만, 제조자는 테스트 핀을 준비해야 하므로, 테스트 핀이 핀 정렬을 복잡하게 만든다.
따라서, 본 발명의 주목적은, 전기특성을 악화시키지 않으면서 내장회로없이 정확하게 테스트할 수 있는, 디지털/아날로그 변환기를 제공하는 것이다.
또한, 본 발명의 주목적은, 디지털/아날로그 변환기가 내장된 반도체 집적회로 장치를 제공하는 것이다.
또한, 본 발명의 주목적은, 반도체 집적회로 장치를 테스트하는 방법을 제공하는 것이다.
도 1 은 종래기술의 디지털/아날로그 변환기의 회로구성을 나타낸 회로도.
도 2 는 일본 특개평 제 5-6375 호 공보에 게시된 종래기술의 디지털/아날로그 변환기의 회로구성을 나타낸 회로도.
도 3 은 본 발명에 따른 디지털/아날로그 변환기의 회로구성을 나타낸 회로도.
도 4 는 본 발명에 따른 또 다른 디지털/아날로그 변환기의 회로구성을 나타낸 회로도.
도 5 는 본 발명에 따른 또 다른 디지털/아날로그 변환기의 회로구성을 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
38 : 테스터
39 : 전류계
VDD/VDDT : 전원라인
N32 : 전력공급단자
DGT : 디지털 회로
GND : 접지라인
33a - 33d : 정전류원
Vref : 기준전압
ANG : 아날로그 출력신호
SC : 반도체 칩
R31 - R37 : 저항소자
이 목적을 달성하기 위하여, 본 발명은 래더 타입 저항기 네트워크에 독립적으로 전류를 공급하며, 스위칭 소자가 디지털 입력신호에 대응되도록 하고 있다.
본 발명의 제 1 태양에 따르면, 외부 전력원으로부터 제 1 전류를 공급받는 제 1 전원공급단자; 이 전력원으로부터 제 2 전류를 전기적으로 공급받는 제 2 전원공급단자; 아날로그 출력 신호를 외부로 공급하는 출력단자; 이 제 1 전원공급단자와 이 제 2 전원공급단자 사이에 접속되어 이 제 1 전류로부터 이 아날로그 출력 신호를 발생시키는 저항기 회로; 이 제 1 전원공급단자 및 이 제 2 전원공급단자와는 전위레벨이 상이한 제 3 전원공급단자에 병렬로 접속된 복수개의 정전류원; 및 이 제 2 전원공급단자와 이 복수개의 정전류원 사이에 접속되어 온 상태와 오프 상태 사이의 전류경로를 데이터 비트에 따라 변화시기키 위하여 디지털 입력 신호의 데이터 비트를 공급받으며, 복수개의 제 1 스위칭 소자와, 이 저항기 회로와 이 복수개의 정전류원 사이에 접속되어 온 상태와 오프 상태 사이에서 접속된 제 1 스위칭 소자에 상보적으로 전류경로를 변화시기키 위하여 기준 전압을 공급받으며, 이 복수개의 제 1 스위칭 소자와 각각 쌍을 이루는 복수개의 제 2 스위칭 소자를 포함하는 스위칭 회로를 구비하며, 이 제 1 전력공급단자는 이 제 2 전력공급단자로부터 전기적으로 분리된 것을 특징으로 하는 디지털/아날로그 변환기가 제공된다.
본 발명의 다른 일면에 따르면, 외부 전력원으로부터 제 1 전류를 공급받는 제 1 전원공급단자; 외부 전력원으로부터 제 2 전류를 전기적으로 공급받는 제 2 전원공급단자; 아날로그 출력 신호를 외부로 공급하는 출력단자; 이 제 1 전원공급단자 및 이 제 2 전원공급단자와는 전위레벨이 상이한 제 3 전원공급단자에 병렬로 접속된 복수개의 정전류원; 및 이 제 2 전원공급단자와 복수개의 정전류원 사이에 접속되어 온 상태와 오프 상태 사이의 전류경로를 데이터 비트에 따라 변화시기키 위하여 디지털 입력 신호의 데이터 비트를 공급받으며, 복수개의 제 1 스위칭 소자와, 이 제 1 전력공급단자와 이 출력 단자 사이에 접속된 저항기 회로와 복수개의 정전류원 사이에 접속되어 온 상태와 오프 상태 사이에서 접속된 제 1 스위칭 소자에 상보적으로 전류경로를 변화시기키 위하여 기준 전압을 공급받으며, 복수개의 제 1 스위칭 소자와 각각 쌍을 이루는 복수개의 제 2 스위칭 소자를 포함하는 스위칭 회로를 구비하며, 이 제 1 전력공급단자는 이 제 2 전력공급단자로부터 전기적으로 분리된 것을 특징으로 하는 디지털/아날로그 변환기를 구성하는 단일 반도체 기판상에 제조된 반도체 집적회로 장치가 제공된다.
본 발명의 또 다른 일면에 따르면, 제 1 전류를 공급받는 제 1 전원공급단자; 이 제 1 전원공급단자로부터 전기적으로 분리되며 제 2 전류를 공급받는 제 2 전원공급단자; 아날로그 출력 신호를 외부로 공급하는 출력단자; 이 제 1 전원공급단자와 이 제 2 전원공급단자 사이에 접속되어 이 제 1 전류로부터 이 아날로그 출력 신호를 발생시키는 저항기 회로; 제 3 전원공급단자에 병렬로 접속된 복수개의 정전류원; 및 이 제 2 전원공급단자와 이 복수개의 정전류원 사이에 접속되어 온 상태와 오프 상태 사이의 전류경로를 데이터 비트에 따라 변화시기키 위하여 디지털 입력 신호의 데이터 비트를 공급받으며, 복수개의 제 1 스위칭 소자와, 이 저항기 회로와 이 복수개의 정전류원 사이에 접속되어 온 상태와 오프 상태 사이에서 접속된 제 1 스위칭 소자에 상보적으로 전류경로를 변화시기키 위하여 기준 전압을 공급받으며, 복수개의 제 1 스위칭 소자와 각각 쌍을 이루는 복수개의 제 2 스위칭 소자를 포함하는 스위칭 회로를 구비는 디지털/아날로그 변환기를 테스트하는 방법으로서, 이 제 1 전원공급단자 및 이 제 2 전원공급단자를 제 1 전력원에 접속시키며, 이 제 3 전원공급단자를 이 제 1 전력원의 전위레벨과 상이한 제 2 전력원에 접속시키는 단계; 이 제 1 전류의 변화를 측정하기 위해 이 디지털 입력신호의 값을 변화시키는 단계; 이 제 1 전류의 변동에 기초하여 이 디지털/아날로그 변환기를 진단하는 단계를 구비하는 것을 특징으로 하는 테스트 방법이 제공된다.
제 1 실시형태
도 3을 참조하면, 본 발명을 구체화한 디지털/아날로그 변환기 (30) 는 크게 보아서 래더 타입 저항기 네트워크 (31), 이 래더 타입 저항기 네트워크 (31) 에 접속된 스위칭 유닛의 어레이 (32) 및 이 스위칭 유닛의 어레이 (32) 와 접지라인 (GND) 사이에 접속된 정전원의 어레이 (32) 를 구비한다. 디지털/아날로그 변환기 (30) 는 반도체 칩 (SC) 상에 디지털 회로 (DGT) 와 함께 집적된다. 도 1 에 나타-는 않았으나, 반도체 칩 (SC) 은 패키지로 밀봉되며, 반도체 집적회로 장치가 전기회로로 사용된다. 이 경우, 디지털 회로 (DGT) 가 디지털 입력 신호 (DIN) 를 디지털/아날로그 변환기 (30) 에 공급한다.
래더 타입 저항기 네트워크 (31) 는 전력공급단자 (N30) 에 병렬로 접속된 저항소자 (R31/R32/R33/R34) 및 이 저항소자 (R31/R32/R33/R34) 사이에 접속된 저항소자 (R35/R36/R37) 를 포함하며, 저항소자 (R34/R37) 는 출력단자 (N31) 에 접속된다. 저항기 (R32/R33/R34) 의 저항값은 저항기 (R31/R35/R36/R37) 의 2 배만큼 크다. 전력공급단자 (N30) 에는 전력전압 (VDDT 또는 Vdd) 이 공급된다.
스위칭 유닛의 어레이 (32) 는 npn 바이폴라 트랜지스터 (34a/34b, 35a/35b, 36a/36b, 및 37a/37b) 의 쌍을 포함하며, 이 npn 바이폴라 트랜지스터 (34a/35a/36a/37a) 는 각기 npn 바이폴라 트랜지스터 (34b/35b/36b/37b) 에 병렬로 배열된다. npn 바이폴라 트랜지스터 (34b/35b/36b/37b) 의 각 컬렉터 단자는 저항소자 (R31/R32/R33/R34) 에 접속되며, 각 베이스 단자에는 기준전압 (Vref) 이 공급되며, 각 에미터 단자는 접속된 npn 바이폴라 트랜지스터 (34b/35b/36b/37b) 의 에미터 단자에 접속된다. 다른 npn 바이폴라 트랜지스터 (34a/35a/36a/37a) 의 각 컬렉터 단자는 전력공급단자 (N32) 에 접속되며, 각 베이스 단자에는 디지털 입력 단자 (DIN) 의 데이터 비트 (D1/D2/D3/D4) 가 공급된다. 공통 에미터 단자는 각기 어레이 (33) 의 정전류원 (33a/33b/33c/33d) 을 통해 접지라인 (GND) 에 접속된다. 전력전압 (VDD) 또는 전력전압 (Vdd) 은 전력공급단자 (N32) 에 공급된다. 데이터 비트는 하이레벨과 로우레벨 사이에서 변동되며, 기준 전압 (Vref) 은 하이레벨과 로우레벨 사이의 중간레벨에 고정된다. 이 때문에, npn 바이폴라 트랜지스터 (34a/35a/36a/37a 및 34b/35b/36b/37b) 는 데이터 비트 (D1/D2/D3/D4) 의 전압레벨에 따라서 선택적으로 턴 온 또는 턴 오프되어, 전류가 전력공급단자 (N32) 로부터 npn 바이폴라 트랜지스터 (34a/35a/36a/37a) 로 흐르거나, 전력공급단자 (N30) 로부터 래더 타입 저항기 네트워크 (31) 를 통해 npn 바이폴라 트랜지스터 (34b/35b/36b/37b) 로 흐르게 된다. 그 결과, 래더 타입 저항기 네트워크 (31) 가 디지털 입력 신호 (DIN) 의 값에 따라서 전류량을 변동시키게 되며, 출력단자 (N31) 로부터 아날로그 출력신호 (ANG) 가 얻어지게 된다. 전류는 npn 바이폴라 트랜지스터 (34a/35a/36a/37a 또는 34b/35b/36b/37b) 를 통해 정전류원 (33a/33b/33c/33d) 으로 흐르게 되며, 정전류원 (33a/33b/33c/33d) 각각을 통해 흐르는 전류량은 수십 ㎃ 정도이다.
반도체 집적회로 장치가 다른 반도체 장치와 함께 회로보드상에 탑재되는 경우, 반도체 집적회로 장치 및 다른 반도체 장치가 전기회로를 형성하게 되어, 회로보드상의 전력공급라인으로부터 전력공급단자 (N30/N32) 의 양단자로 전력전압 (Vdd) 이 공급되게 된다. 디지털 회로 (DGT) 는 디지털 입력 신호 (DIN) 를 npn 바이폴라 트랜지스터 (34a/35a/36a/37a) 의 베이스 단자로 공급하며, 래더 타입 저항기 네트워크 (31) 가 데이터 비트 (D1/D2/D3/D4) 의 전압레벨에 따라서 전류량을 변동시킨다. 아날로그 출력 신호 (ANG) 는 이 전류량에 반비례하여 변동되어 출력 단자 (N31) 로부터 얻어진다. 따라서, 디지털/아날로그 변환기 (31) 의 회로동작이 종래기술의 디지털/아날로그 변환기와 유사하게 된다.
한편, 제조자가 공장에서 반도체 집적회로 장치를 테스트하는 경우, 테스터 (38) 가 독립적으로 전력공급단자 (N30/N32) 에 전력전압 (VDD/VDDT) 을 공급하며, 전력전압 (VDD/VDDT) 은 서로 동등하도록 통제된다. 전류계 (39) 는 테스터 (38) 내에 내장되어, 전력공급단자 (N30) 에 공급되는 전류량을 측정한다. 전류계 (39) 는 마이크로 암페어 (㎂) 단위의 분해능을 갖는다. 전술한 바와 같이, 전류량은 디지털 입력 신호 (DIN) 의 값에 따라서 단계적으로 변동된다. 디지털 입력 신호 (DIN) 가 (0000) 인 경우, npn 바이폴라 트랜지스터 (34b/35b/36b/37b) 가 턴 온되며, 전류량이 최대가 된다. 한편, 디지털 입력 신호 (DIN) 가 (1111) 인 경우, npn 바이폴라 트랜지스터 (34a/35a/36a/37a) 가 턴 온되며, 이 npn 바이폴라 트랜지스터를 통한 전류량이 래더 타입 저항기 네트워크 (31) 에 의해 최소화된다. 이 전류는 각기 npn 바이폴라 트랜지스터 (34a/34b, 35a/35b, 36a/36b, 및 37a/37b) 의 쌍으로 흐르는 부전류로 분기되어, 이 부전류가 각기 정전류원 (33a/33b/33c/33d) 으로 흐르게 된다. 전술한 바와 같이, 이 부전류는 수십 ㎃ 정도이며, 전체 전류량은 수십 ㎃ 만큼 단계적으로 변동된다. 이 때문에, 전류계 (39) 의 정밀도는 0.1 % 의 수준이다. 테스터 (38) 는 디지털 입력 신호 (DIN) 의 값을 연속적으로 변동시키며, 전류계 (39) 는 전체 전류량의 변동을 측정한다. 테스터 (38) 는 이 변동을 측정하여, 디지털/아날로그 변환기 (30) 를 진단한다.
전류계 (39) 는 테스터 (38) 의 내장 구성요소이며, 테스터 사이의 도전라인은 낮은 임피던스를 갖는다. 이 때문에, 도전라인이 잡음에 영향을 덜 받게 되며, 신호대잡음비가 매우 크다. 따라서, 내장 전류계 (39) 가 측정의 정밀도를 증대시키게 된다.
전술한 것으로부터 이해되는 바와 같이, 전류계 (39) 는 래더 타입 저항기 네트워크 (31) 로 흐르는 전류량만을 측정하여, 테스터 (38) 가 디지털/아날로그 변환기 (30) 를 진단한다. 어떤 바이어스 전압원이라도 디지털/아날로그 변환기 (30) 를 필요로 하므로, 제조자는 반도체 집적회로 장치용으로 작은 반도체 칩 (SC) 을 사용할 수 있게 된다. 또한, 전류는 각기 전력공급단자 (N30/N32) 로부터 래더 타입 저항기 네트워크 (31) 및 npn 바이폴라 트랜지스터 (34a - 37a) 로 직접 공급되며, 전류량은 디지털 회로 (DGT) 에 의해 결코 영향을 받지 않는다. 이 때문에, 디지털/아날로그 변환기 (30) 는 안정하게 되며, 디지털 입력 신호 (DIN) 를 아날로그 출력전압 신호 (ANG) 로 정확하게 변환시키게 된다.
제 2 실시형태
도 4 는 본 발명을 구현한 또 다른 디지털/아날로그 변환기 (41) 를 나타낸다. 이 디지털/아날로그 변환기 (41) 는 디지털 회로 (미도시) 와 함께 반도체 칩 (미도시) 상에 집적되며, 이 디지털 회로 및 디지털/아날로그 변환기는 전체로서 반도체 집적회로 장치를 구성하게 된다.
디지털/아날로그 변환기는, 크게 보아서, 전력공급단자 (N40) 에 접속된 저항소자 (42), 다른 전력공급단자 (N40) 에 접속된 스위칭 유닛의 어레이 (43), 및 이 어레이 (43) 과 접지라인 (GND) 사이에 접속된 정전류원의 어레이 (44) 로 구성된다. 3 개의 스위칭 유닛 (43a/43b/43c) 이 어레이 (43) 를 형성한다. 이 스위칭 유닛 (43a/43b/43c) 은 각기 npn 바이폴라 트랜지스터 (45a/45b/45c) 를 가지며, 이 npn 바이폴라 트랜지스터 (45a/45b/45c) 의 각 컬렉터 단자는 전원공급단자 (N41) 에 접속되며, 각 베이스 단자에는 디지털 입력 신호의 데이터 비트 (D1/D2/D3) 가 공급된다. 디지털 입력 신호는 단일 반도체 칩 (미도시) 상에 디지털/아날로그 변환기 (41) 와 함께 집적된 디지털 회로로부터 공급될 수도 있다.
또한, 스위칭 유닛 (43a/43b/43c) 은 각기 npn 바이폴라 트랜지스터 (46), 병렬결합된 2 개의 npn 바이폴라 트랜지스터 (47a/47b) 및 병렬결합된 4 개의 npn 바이폴라 트랜지스터 (48a/48b/48c/48d) 를 갖는다. npn 바이폴라 트랜지스터 (47a 및 48a - 48c) 의 각 컬렉터는 전력공급단자 (N41) 에 접속되며, 다른 npn 바이폴라 트랜지스터 (46, 47b 및 48d) 의 각 컬렉터는 저항소자 (42) 에 접속된다. npn 바이폴라 트랜지스터 (46, 47a/47b, 및 48a - 48d) 의 각 베이스 단자에는 기준전압 (Vref) 이 공급되며, 각 에미터 단자는 각기 npn 바이폴라 트랜지스터 (45a/45b/45c) 의 에미터 전극에 접속된다. npn 바이폴라 트랜지스터 (46, 47a/47b 및 48a - 48d) 는 서로 동일한 트랜지스터 사이즈를 가지며, npn 바이폴라 트랜지스터 (46/47b/48d) 의 전류 구동능력은 후술하는 바와 같이 1/2n에 의해 가중된다. 값 "n" 은 npn 바이폴라 트랜지스터 (46) 의 경우 0 이며, npn 바이폴라 트랜지스터 (47b) 의 경우 1 이며, npn 바이폴라 트랜지스터 (48d) 의 경우 2 이다.
데이터 비트 (D1/D2/D3) 는 하이레벨과 로우레벨 사이에서 변동되며, 기준전압은 이 하이레벨과 로우레벨 사이에서 통제된다. npn 바이폴라 트랜지스터 (45a/45b/45c) 및 접속된 npn 바이폴라 트랜지스터 (46, 47a/47b 및 48a - 48d) 는 접속된 데이터 비트 (D1/D2/D3) 의 전압레벨에 따라서 선택적으로 턴 온 및 턴 오프된다. 전류는 저항소자 (42) 로부터 npn 바이폴라 트랜지스터 (46/47b/48d) 로 흐르며, 출력단자 (N42) 에서의 전위레벨은 전체 전류량에 따라 변동된다. 출력단자 (N42) 에서의 전위레벨이 아날로그 출력전압 신호 (ANG) 로서 얻어진다.
3 개의 정전류원 (44a/44b/44c) 은 어레이 (43) 의 공통 에미터 단자와 접지라인 (GND) 사이에 접속되며, 각각의 전류 구동능력은 서로 동등하다. 전술한 바와 같이, npn 바이폴라 트랜지스터 (46, 47a/47b 및 48a - 48d) 는 동일한 트랜지스터 사이즈를 가지며, 정전류원 (44a/44b/44c) 에 각기 접속된다. 데이터 비트 (D2 또는 D3) 가 로우레벨인 경우, npn 바이폴라 트랜지스터 (47a/47b 및 48a - 48d) 가 턴 온된다. 비록 전류가 전력공급단자 (41) 로부터 npn 바이폴라 트랜지스터 (47a 및 48a - 48c) 로 흐르지만, 저항소자 (42) 가 npn 바이폴라 트랜지스터 (47b) 및 npn 바이폴라 트랜지스터 (48d) 에 전류를 공급하므로, npn 바이폴라 트랜지스터 (47b 또는 48d) 를 통하는 전류량은 npn 바이폴라 트랜지스터 (46) 를 통하는 전류량의 1/2 또는 1/4 이다.
디지털 입력 신호가 (111) 인 경우, npn 바이폴라 트랜지스터 (45a/45b/45c) 가 턴 온되며, 다른 npn 바이폴라 트랜지스터 (46, 47a/47b 및 48a - 48d) 가 턴 오프된다. 이 때문에, 저항소자 (42) 를 통해서는 아무런 전류도 흐르지 않으며, 아날로그 출력전압 신호 (ANG) 의 전압레벨이 전력공급단자 (N40) 에서의 전력전압레벨과 동등하게 된다. 디지털 입력신호가 (111) 로부터 (000) 으로 감소되는 경우에는, 저항소자 (42) 를 통해 흐르는 전류량이 단계적으로 감소되게 되며, 아날로그 출력전압 신호 (ANG) 도 단계적으로 감소되게 된다.
반도체 집적회로 장치가 인쇄회로기판 (미도시) 상에 탑재되는 경우, 이 반도체 집적회로 장치는 전기 시스템의 일부를 형성하게 되며, 이 인쇄회로기판상에 형성된 전력공급라인 (미도시) 에 전력공급단자 (N40/N41) 이 접속되게 된다.
제조자는 제조공정의 완결 후, 공장에서 디지털/아날로그 변환기를 테스트한다. 테스터 (38, 도 3 참조) 는 전력공급단자 (N40/N41) 에 접속되며, 전력전압이 전력공급단자 (N40/N41) 를 통해 저항소자 (42) 및 npn 바이폴라 트랜지스터 (45a - 45c, 47a 및 48a - 48c) 로 독립적으로 공급되게 된다. 테스터 (48) 는 디지털 입력 신호 (D1/D2/D3) 의 값을 연속적으로 변화시키며, 전류계 (39) 는 저항소자 (42) 로 흐르는 전류량을 측정한다. 테스터 (48) 는 전류의 변화를 측정하여, 디지털/아날로그 변환기 (41) 의 결함여부를 판단한다.
테스터 (48) 는 어떠한 바이어스 전압원의 제공없이, 전류의 변동에 기초하여 디지털/아날로그 변환기 (41) 를 진단하며, 디지털/아날로그 변환기 (41) 는 제 1 실시형태의 모든 장점들을 달성하게 된다. 디지털/아날로그 변환기 (41) 는 단지 1 개의 저항소자 (42) 를 요한다. 이러한 특성은, 디지털/아날로그 변환기 (41) 가 디지털/아날로그 변환기 (30) 보다 더 좁은 영역을 점유하게 되며, 저항소자 (R31 - R37) 사이의 어떠한 저항값의 차이에도 디지털/아날로그 변환이 아무런 영향을 받지 않게 되므로, 바람직한 특성이다.
제 3 실시형태
도 5 를 참조하면, 복수개의 디지털/아날로그 변환기 (51/52/53) 가 반도체 칩 (54) 상에 집적된다. 반도체 칩 (54) 은 패키지로 밀봉되어, 반도체 집적회로 장치를 형성한다. 디지털/아날로그 변환기 (51/52/53) 는 디지털/아날로그 변환기 (30) 와 유사한 회로구성을 갖는다. 이 때문에, 각 디지털/아날로그 변환기 (51/52/53) 의 회로 구성요소에 대한 상세한 설명은 생략하며, 디지털/아날로그 변환기 (30) 의 대응되는 회로 구성요소를 지칭하는 참조번호로 지칭한다.
디지털/아날로그 변환기 (51/52/53) 에 각기 입력 디지털 신호 (DINa/DINb/DINc) 가 공급되어, 디지털/아날로그 변환기 (30) 의 입력 디지털 신호 (DIN) 와 유사하게, 디지털/아날로그 변환기 (51/52/53) 의 npn 바이폴라 트랜지스터 (34a/34b, 35a/35b, 36a/36b, 및 37a/37b) 가 턴 온 및 턴 오프되도록 한다. 입력 디지털 신호 (DINa/DINb/DINc) 는 반도체 칩 (54) 상에 제조된 디지털 회로 (미도시) 로부터 공급될 수도 있다. 다른 방법으로, 디지털 회로가 인쇄회로기판상에 분리되어 탑재될 수도 있다. 디지털/아날로그 변환기 (51/52/53) 는 입력 디지털 신호 (DINa/DINb/DINc) 를 아날로그 출력전압 신호 (ANGa/ANGb/ANDc) 로 각각 변환시킨다. 회로동작은 디지털/아날로그 변환기 (30) 의 동작과 유사하므로, 이에 대한 추가적인 설명은 생략한다.
디지털/아날로그 변환기 (51/52/53) 의 npn 바이폴라 트랜지스터 (34a - 37b) 의 모든 컬렉터 단자에는 전력공급단자 (55) 가 접속되며, 래더 타입 저항기 네트워크 (31) 는 다른 전력공급단자 (56) 에 접속된다. 반도체 집적회로 장치가 인쇄회로기판 (미도시) 상에 탑재되는 경우, 이 반도체 집적회로 장치는 전기 시스템의 일부를 형성하게 되며, 전력공급단자 (55/56) 는 인쇄회로기판상에 형성된 전력공급라인 (미도시) 에 접속된다.
제조자는 제조공정의 완결 후, 디지털/아날로그 변환기 (51/52/53) 을 테스트한다. 전력공급단자 (55/56) 에 테스터 (38) 가 접속되며, 디지털 입력 신호 (DINb/DINc) 를 (1,1,1,1) 에 고정시킨다. 전류는 전력공급단자 (55) 로부터 디지털/아날로그 변환기 (52/53) 의 npn 바이폴라 트랜지스터 (34a/35a/36a/37a) 를 통해 흐르며, 다른 전력공급단자 (56) 로부터 디지털/아날로그 변환기 (52/53) 로는 전류가 흐르지 않는다. 그 후, 테스터 (38) 가 디지털 입력 신호 (DINa) 의 값을 연속적으로 변화시키며, 전류계 (39) 가 전류량을 측정한다. 테스터는 전류의 변화를 체크하여, 디지털/아날로그 변환기 (51) 의 결함여부를 판단한다.
계속하여, 테스터 (38) 는 디지털 입력 신호 (DINa/DINc) 를 (1,1,1,1) 에 고정한다. 전류는 전력공급단자 (55) 로부터 디지털/아날로그 변환기 (51/53) 의 npn 바이폴라 트랜지스터 (34a/35a/36a/37a) 를 통해 흐르며, 다른 전력공급단자 (56) 로부터 디지털/아날로그 변환기 (51/53) 로는 전류가 흐르지 않는다. 그 후, 테스터 (38) 는 디지털 입력 신호 (DINb) 의 값을 연속적으로 변화시키며, 전류계 (39) 는 전류량을 측정한다. 테스터 (38) 는 전류의 변화를 체크하여, 디지털/아날로그 변환기 (52) 의 결함여부를 판단한다.
마지막으로, 테스터 (38) 는 디지털 입력 신호 (DINa/DINb) 를 (1,1,1,1) 에 고정한다. 전류는 전력공급단자 (55) 로부터 디지털/아날로그 변환기 (51/52) 의 npn 바이폴라 트랜지스터 (34a/35a/36a/37a) 를 통해 흐르며, 다른 전력공급단자 (56) 로부터 디지털/아날로그 변환기 (51/52) 로는 전류가 흐르지 않는다. 그 후, 테스터 (38) 는 디지털 입력 신호 (DINc) 의 값을 연속적으로 변화시키며, 전류계 (39) 는 전류량을 측정한다. 테스터 (38) 는 전류의 변화를 체크하여, 디지털/아날로그 변환기 (53) 의 결함여부를 판단한다.
모든 디지털/아날로그 변환기 (51/52/53) 에 대해 전류의 변화를 측정한 후, 진단을 수행할 수도 있다.
이러한 방식으로, 전력공급단자 (55/56) 가 디지털/아날로그 변환기 (51/52/53) 의 사이에 공유되는 경우에도, 전력공급단자 (55/56) 을 이용함으로써, 테스터 (38) 가 독립적으로 디지털/아날로그 변환기 (51/52/53) 를 진단하게 된다. 따라서, 복수개의 디지털 아날로그 변환기 (51/52/53) 가 반도체 칩 (54) 상에 탑재되는 경우에도, 제조자가 이 복수개의 디지털 아날로그 변환기에 접속된 전력공급단자 (55/56) 및 핀을 증대시킬 필요가 없게 된다.
전술한 것으로부터 알 수 있는 바와 같이, 본 발명에 따른 디지털/아날로그 변환기는, 저항수단을 통해 스위칭 소자로 전류를 독립적으로 공급하며 또한 이 스위칭 소자와 짝을 이룬 다른 스위칭 소자에 직접적으로 전류를 공급하는, 2 개의 전력공급단자를 갖는다. 입력 디지털 신호의 값이 연속적으로 변동하는 경우에도, 저항수단을 통해 공급된 전류량만이 단계적으로 변화된다. 디지털/아날로그 변환기는 전류의 변화에 기초하여 테스트 가능하다. 디지털/아날로그 변환기의 전기적 특성은 전류량에 의해 표현되며, 디지털/아날로그 변환기가 테스터에 의해 정확하게 진단된다. 어떠한 바이어스 전압원도 요구되지 않는다. 그 결과, 디지털/아날로그 변환기의 전기적 특성이 안정하게 되며, 디지털/아날로그 변환기에 할당된 점유면적이 좁아지게 된다. 복수개의 디지털/아날로그 변환기가 반도체 칩상에 집적되는 경우에도, 2 개의 전원공급단자 또는 2 개의 전원공급핀이 복수개의 디지털/아날로그 변환기 사이에 공유되므로 테스트 핀의 증대가 최소화되게 된다.
또한, 반도체 칩 (SC/54) 이 전기회로용 회로기판상에 탑재된 후, 전력공급단자 (N30/N32, N40/N41 또는 N55/N56) 이 전력공급용으로 사용된다. 측정용만으로 사용된 추가적인 핀은 존재하지 않는다. 따라서, 제조자는 핀의 개수를 증대시킬 필요가 없다.
본 발명의 특정 실시형태에 대해 도시 및 설명하였으나, 본 기술분야의 전문가라면, 본 발명의 사상과 범주를 벗어나지 않고, 다양한 변형과 수정이 가해질 수 있다는 것을 이해할 것이다.
예를들어, 4 개 이상의 데이터 비트가 디지털 입력 단자를 형성할 수도 있다. 트랜지스터는 npn 바이폴라 트랜지스터에 국한되지 않는다. pnp 바이폴라 트랜지스터 또는 전계효과 트랜지스터도 스위칭 유닛으로 사용될 수도 있다. 본 발명에 따른 디지털/아날로그 변환기에 다른 디지털 회로로부터의 디지털 입력 신호가 공급될 수도 있다. 디지털/아날로그 변환기 (30/41) 가 소규모 집적일 수도 있다.
제 2 실시형태에서, 저항소자 (42), 스위칭 소자의 어레이 (43) 및 정전류원의 어레이 (44) 가 동일 반도체 칩상에 형성될 수도 있다. 그러나, 어레이 (43/44) 만이 반도체 칩상에 집적될 수도 있다. 이 경우, 저항소자 (42) 는 이산회로 구성요소로서 제조되며, 반도체 칩으로부터 분리되어 인쇄회로기판상에 탑재된다.
전원공급단자 (55/56) 가 3 개 이상의 디지털/아날로그 변환기 (51/52/53) 사이에 공유될 수도 있다. 디지털/아날로그 변환기 (51/52/53) 가 디지털/아날로그 변환기 (41) 와 유사한 회로구성을 가질 수도 있다.
전술한 바와 같이, 본 발명에 따른 디지털/아날로그 변환기는, 회로내부에 독립한 2 개의 전원을 가짐으로써, 바이어스 회로 등의 테스트를 위해 추가적인 회로를 필요로 하지 않게 되므로, 회로의 규모를 증대시키지 않고 테스트를 할 수 있게 되는 효과가 있다.
또한, 바이어스 회로 등의 테스트를 위해, 추가적인 회로를 사용하지 않게 되므로, 추가적인 회로의 변동, 기생용량 및 기생저항 등에 기인하는 전기적 특성의 변동, 및 특성저하가 없게 되는 효과가 있다.
또한, 테스트용의 전용단자를 사용하지 않고, 내부전원을 구성하는 1 개의 전원에 흐르는 전류를 측정하여 전기적 특성을 테스트하므로, 추가적인 외부단자가 불필요하며, 자유롭게 사용할 수 있는 외부단자가 많아지는 효과가 있다.

Claims (26)

  1. 외부 전력원으로부터 제 1 전류를 공급받는 제 1 전원공급단자 (N30; N40);
    상기 전력원으로부터 제 2 전류를 전기적으로 공급받는 제 2 전원공급단자 (N32; N41);
    아날로그 출력 신호 (ANG; ANGa/ANGb/ANGc) 를 외부로 공급하는 출력단자 (N31; N42);
    상기 제 1 전원공급단자와 상기 제 2 전원공급단자 사이에 접속되어, 상기 제 1 전류로부터 상기 아날로그 출력 신호를 발생시키는 저항기 회로 (31; 42);
    상기 제 1 전원공급단자 및 상기 제 2 전원공급단자와는 전위레벨이 상이한 제 3 전원공급단자 (GND) 에 병렬로 접속된 복수개의 정전류원 (33a - 33d; 44a - 44c); 및
    상기 제 2 전원공급단자와 상기 복수개의 정전류원 사이에 접속되어 온 상태와 오프 상태 사이의 전류경로를 데이터 비트에 따라 변화시기키 위하여 디지털 입력 신호의 데이터 비트 (D1 - D4; D1 - D3) 를 공급받으며, 복수개의 제 1 스위칭 소자 (34a/35a/36a/37a; 45a - 45c) 와, 상기 저항기 회로와 상기 복수개의 정전류원 사이에 접속되어 상기 온 상태와 상기 오프 상태 사이에서 상기 접속된 제 1 스위칭 소자에 상보적으로 전류경로를 변화시기키 위하여 기준 전압 (Vref) 을 공급받으며, 상기 복수개의 제 1 스위칭 소자와 각각 쌍을 이루는 복수개의 제 2 스위칭 소자 (34b/45b/46b/37b; 46/47a - 47b/48a - 48d) 를 포함하는 스위칭 회로 (32; 43) 를 구비하되,
    상기 제 1 전력공급단자 (N30; N40) 는 상기 제 2 전력공급단자 (N32; N41) 로부터 전기적으로 분리된 것을 특징으로 하는 디지털/아날로그 변환기 (30; 41; 51/52/53).
  2. 제 1 항에 있어서,
    상기 저항기 회로 (31) 는 상기 제 1 전력공급단자와 병렬로 접속된 제 1 단자 및 제 2 단자를 갖는 제 1 저항소자 (R31 - R34) 와 상기 제 1 저항소자의 제 2 단자 사이에 접속된 제 2 저항소자 (R35 - R37) 를 포함하며, 상기 출력단자 (N31) 는 상기 제 2 단자들 중의 하나의 단자에 접속되는 것을 특징으로 하는 디지털/아날로그 변환기.
  3. 제 1 항에 있어서,
    복수개의 제 1 스위칭 트랜지스터 (34a/35a/36a/37a) 및 복수개의 제 2 스위칭 트랜지스터 (34b/35b/36b/37b) 는 각기 상기 전력공급단자 (N32) 에 직접 접속된 상기 복수개의 제 1 스위칭 소자 및 상기 제 2 단자에 각기 접속된 상기 복수개의 제 2 스위칭 소자로서 기능하는 것을 특징으로 하는 디지털/아날로그 변환기.
  4. 제 1 항에 있어서,
    상기 저항기 회로 (31) 는 상기 제 1 전력공급단자와 병렬로 접속된 제 1 단자 및 제 2 단자를 갖는 제 1 저항소자 (R31 - R34) 와 상기 제 1 저항소자의 제 2 단자 사이에 접속된 제 2 저항소자 (R35 - R37) 를 포함하며, 상기 출력단자 (N31) 는 상기 제 2 단자들 중의 하나의 단자에 접속되며, 복수개의 제 1 스위칭 트랜지스터 (34a/35a/36a/37a) 및 복수개의 제 2 스위칭 트랜지스터 (34b/35b/36b/37b) 는 각기 상기 전력공급단자 (N32) 에 직접 접속된 상기 복수개의 제 1 스위칭 소자 및 상기 제 2 단자에 각기 접속된 상기 복수개의 제 2 스위칭 소자로서 기능하는 것을 특징으로 하는 디지털/아날로그 변환기.
  5. 제 4 항에 있어서,
    바이폴라 트랜지스터가 상기 복수개의 제 1 스위칭 트랜지스터 (34a/35a/36a/37a) 및 상기 복수개의 제 2 스위칭 트랜지스터 (34b/35b/36b/37b) 로서 기능하는 것을 특징으로 하는 디지털/아날로그 변환기.
  6. 제 5 항에 있어서,
    상기 바이폴라 트랜지스터는 npn 형인 것을 특징으로 하는 디지털/아날로그 변환기.
  7. 제 1 항에 있어서,
    상기 저항기 회로는 단일 저항소자 (42) 에 의해 구현되는 것을 특징으로 하는 디지털/아날로그 변환기.
  8. 제 1 항에 있어서,
    상기 복수개의 제 2 스위칭 소자는 상기 복수개의 제 1 스위칭 소자 (45a - 45c) 중의 접속된 하나의 스위칭 소자에 병렬로 접속된 2n개 (여기서, n 은 0 또는 1부터 증가하는 자연수) 의 트랜지스터가 내장된 복수개의 트랜지스터군 (46/47a - 47b/48a - 48d) 이며, 상기 각 트랜지스터군의 2n개의 트랜지스터들 중의 하나의 트랜지스터 (46/47b/48d) 는 상기 복수개의 정전류원 (44a/44b/44c) 중의 접속된 하나의 정전류원과 상기 저항기 회로(42) 사이에 접속되는 것을 특징으로 하는 디지털/아날로그 변환기.
  9. 제 1 항에 있어서,
    상기 저항기 회로는 단일 저항소자 (42) 에 의해 구현되며, 상기 복수개의 제 2 스위칭 소자는 상기 복수개의 제 1 스위칭 소자 (45a - 45c) 중의 접속된 하나의 스위칭 소자에 병렬로 접속된 2n개 (여기서, n 은 0 또는 1부터 증가하는 자연수) 의 트랜지스터가 내장된 복수개의 트랜지스터군 (46/47a - 47b/48a - 48d) 이며, 상기 각 트랜지스터군의 2n개의 트랜지스터들 중의 하나의 트랜지스터 (46/47b/48d) 는 상기 복수개의 정전류원 (44a/44b/44c) 중의 접속된 하나의 정전류원과 상기 저항기 회로(42) 사이에 접속되는 것을 특징으로 하는 디지털/아날로그 변환기.
  10. 제 9 항에 있어서,
    상기 복수개의 제 1 스위칭 소자 및 상기 각 트랜지스터군 (46/47a - 47b/48a - 48d) 의 상기 2n개의 트랜지스터는 각기 바이폴라 트랜지스터에 의해 구현되는 것을 특징으로 하는 디지털/아날로그 변환기.
  11. 제 10 항에 있어서,
    상기 바이폴라 트랜지스터는 npn 형인 것을 특징으로 하는 디지털/아날로그 변환기.
  12. 디지털/아날로그 변환기 (30; 41; 51) 로 구성된 단일 반도체 기판 (SC; 54) 상에 제조된 반도체 집적회로 장치로서,
    외부 전력원으로부터 제 1 전류를 공급받는 제 1 전원공급단자 (N30; N40; N56);
    상기 외부 전력원으로부터 제 2 전류를 전기적으로 공급받는 제 2 전원공급단자 (N32; N41; N55);
    아날로그 출력 신호 (ANG; ANGa/ANGb/ANGc) 를 외부로 공급하는 출력단자;
    상기 제 1 전원공급단자 (N30; N40; 56) 및 상기 제 2 전원공급단자와는 전위레벨이 상이한 제 3 전원공급단자 (GND) 에 병렬로 접속된 복수개의 정전류원 (44a/44b/44c); 및
    상기 제 2 전원공급단자 (N32; N41; 55) 와 상기 복수개의 정전류원 (33a - 33d; 44a - 44c) 사이에 접속되어 온 상태와 오프 상태 사이의 전류경로를 데이터 비트에 따라 변화시기키 위하여 디지털 입력 신호의 데이터 비트 (D1 - D4; D1 - D3) 를 공급받으며, 복수개의 제 1 스위칭 소자 (34a/35a/36a/37a; 45a - 45c) 와, 상기 제 1 전력공급단자 (N30; N40; 56) 와 상기 출력 단자 (N31; N42) 사이에 접속된 상기 저항기 회로 (31; 42) 와 상기 복수개의 정전류원 (33a - 33d; 44a - 44) 사이에 접속되어 상기 온 상태와 상기 오프 상태 사이에서 상기 접속된 제 1 스위칭 소자에 상보적으로 전류경로를 변화시기키 위하여 기준 전압 (Vref) 을 공급받으며, 상기 복수개의 제 1 스위칭 소자와 각각 쌍을 이루는 복수개의 제 2 스위칭 소자 (34b/45b/46b/37b; 46/47a - 47b/48a - 48d) 를 포함하는 스위칭 회로 (32; 43) 를 구비하되,
    상기 제 1 전력공급단자 (N30; N40; 56) 는 상기 제 2 전력공급단자 (N32; N41; 55) 로부터 전기적으로 분리된 것을 특징으로 하는 반도체 집적회로 장치.
  13. 제 12 항에 있어서,
    상기 저항기 회로 (31; 42) 는 상기 반도체 기판 (SC) 상에 제조되는 것을 특징으로 하는 디지털/아날로그 변환기 (30; 41; 51) 를 구성하는 단일 반도체 기판 (SC; 54) 상에 제조된 반도체 집적회로 장치.
  14. 제 13 항에 있어서,
    상기 저항기 회로 (31) 는 상기 제 1 전력공급단자 (N30; 56) 에 병렬로 접속된 제 1 단자 및 제 2 단자를 갖는 제 1 저항소자 (R31 - R34) 와 상기 제 1 저항소자의 상기 제 2 단자 사이에 접속된 제 2 저항소자 (R35 - R37) 를 포함하며, 상기 출력단자 (N31) 는 상기 제 2 단자들 중의 하나의 단자에 접속되는 것을 특징으로 하는 반도체 집적회로 장치.
  15. 제 13 항에 있어서,
    상기 저항기 회로는 상기 제 1 전력공급단자 (N30; 56) 에 병렬로 접속된 제 1 단자 및 제 2 단자를 갖는 제 1 저항소자 (R31 - R34) 와 상기 제 1 저항소자의 상기 제 2 단자 사이에 접속된 제 2 저항소자 (R35 - R37) 를 포함하며, 상기 출력단자 (N31) 는 상기 제 2 단자들 중의 하나의 단자에 접속되며, 복수개의 제 1 스위칭 트랜지스터 (34a/35a/36a/37a) 및 복수개의 제 2 스위칭 트랜지스터 (34b/35b/36b/37b) 는 각기 상기 전력공급단자 (N32; 55) 에 직접 접속된 상기 복수개의 제 1 스위칭 소자 및 상기 제 2 단자에 각기 접속된 상기 복수개의 제 2 스위칭 소자로서 기능하는 것을 특징으로 하는 반도체 집적회로 장치.
  16. 제 13 항에 있어서,
    상기 저항기 회로는 단일 저항소자 (42) 에 의해 구현되는 것을 특징으로 하는 반도체 집적회로 장치.
  17. 제 13 항에 있어서,
    상기 저항기 회로는 단일 저항소자 (42) 에 의해 구현되며, 상기 복수개의 제 2 스위칭 소자는 상기 복수개의 제 1 스위칭 소자 (45a - 45c) 중의 접속된 하나의 스위칭 소자에 병렬로 접속된 2n개 (여기서, n 은 0 또는 1 부터 증가하는 자연수) 의 트랜지스터가 내장된 복수개의 트랜지스터군 (46/47a - 47b/48a - 48d) 이며, 상기 각 트랜지스터군의 2n개의 트랜지스터들 중의 하나의 트랜지스터 (46/47b/48d) 는 상기 복수개의 정전류원 (44a - 44c) 중의 접속된 하나의 정전류원과 상기 저항기 회로(42) 사이에 접속되는 것을 특징으로 하는 반도체 집적회로 장치.
  18. 제 12 항에 있어서,
    상기 저항기 회로 (42) 는 상기 반도체 기판의 외부에 제공되는 것을 특징으로 하는 반도체 집적회로 장치.
  19. 제 18 항에 있어서,
    상기 저항기 회로는 단일 저항소자 (42) 에 의해 구현되는 것을 특징으로 하는 반도체 집적회로 장치.
  20. 제 18 항에 있어서,
    상기 저항기 회로는 단일 저항소자 (42) 에 의해 구현되며, 상기 복수개의 제 2 스위칭 소자는 상기 복수개의 제 1 스위칭 소자 (45a - 45c) 중의 접속된 하나의 스위칭 소자에 병렬로 접속된 2n개 (여기서, n 은 0 또는 1 부터 증가하는 자연수) 의 트랜지스터가 내장된 복수개의 트랜지스터군 (46/47a - 47b/48a - 48d) 이며, 상기 각 트랜지스터군의 2n개의 트랜지스터들 중의 하나의 트랜지스터 (46/47b/48d) 는 상기 복수개의 정전류원 (44a - 44c) 중의 접속된 하나의 정전류원과 상기 저항기 회로(42) 사이에 접속되는 것을 특징으로 하는 반도체 집적회로 장치.
  21. 제 12 항에 있어서,
    상기 디지털/아날로그 변환기 (51) 와 유사한 회로구성을 갖는 1 개 이상의 디지털/아날로그 변환기 (52/53) 가 상기 반도체 기판 (54) 상에 더 집적되는 것을 특징으로 하는 반도체 집적회로 장치.
  22. 제 12 항에 있어서,
    상기 디지털 입력신호를 발생시키기 위한 1 개 이상의 디지털 회로 (DGT) 를 더 구비하는 것을 특징으로 하는 반도체 집적회로 장치.
  23. 제 1 전류를 공급받는 제 1 전원공급단자 (N30; N40; 56); 상기 제 1 전원공급단자로부터 전기적으로 분리되며 제 2 전류를 공급받는 제 2 전원공급단자 (N32; N41; 55); 아날로그 출력 신호 (ANG; ANGa/ANGb/ANGc) 를 외부로 공급하는 출력단자 (N31; N42); 상기 제 1 전원공급단자와 상기 제 2 전원공급단자 사이에 접속되어 상기 제 1 전류로부터 상기 아날로그 출력 신호를 발생시키는 저항기 회로 (31; 42); 제 3 전원공급단자 (GND) 에 병렬로 접속된 복수개의 정전류원 (33a - 33d; 44a - 44c); 및 상기 제 2 전원공급단자와 상기 복수개의 정전류원 사이에 접속되어 온 상태와 오프 상태 사이의 전류경로를 데이터 비트에 따라 변화시기키 위하여 디지털 입력 신호의 데이터 비트 (D1 - D4; D1 - D3) 를 공급받으며 복수개의 제 1 스위칭 소자 (34a/35a/36a/37a; 45a - 45c) 와, 상기 저항기 회로와 상기 복수개의 정전류원 사이에 접속되어 상기 온 상태와 상기 오프 상태 사이에서 상기 접속된 제 1 스위칭 소자에 상보적으로 전류경로를 변화시기키 위하여 기준 전압 (Vref) 을 공급받으며, 상기 복수개의 제 1 스위칭 소자와 각각 쌍을 이루는 복수개의 제 2 스위칭 소자 (34b/45b/46b/37b; 46/47a - 47b/48a - 48d) 를 포함하는 스위칭 회로 (32; 43) 를 구비는 디지털/아날로그 변환기 (30; 41; 51) 를 테스트하는 방법으로서,
    a) 상기 제 1 전원공급단자 및 상기 제 2 전원공급단자를 제 1 전력원 (VDD/VDDT) 에 접속시키며, 상기 제 3 전원공급단자를 상기 제 1 전력원의 전위레벨과 상이한 제 2 전력원 (GND) 에 접속시키는 단계;
    b) 상기 제 1 전류의 변화를 측정하기 위해 상기 디지털 입력신호 (D1 - D4; D1 - D3; DINa) 의 값을 변화시키는 단계;
    c) 상기 제 1 전류의 상기 변화에 기초하여 상기 디지털/아날로그 변환기를 진단하는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
  24. 제 23 항에 있어서,
    상기 제 1 전력원 (VDD/VDDT), 상기 제 2 전력원 (GND), 상기 디지털 입력신호원 및 전류계 (39) 는 테스터 (38) 에 결합되며, 상기 전류계 (39) 는 상기 제1 전력원과 상기 제 1 전력공급단자 (N30; N40; 56) 사이에 접속되는 것을 특징으로 하는 테스트 방법.
  25. 제 23 항에 있어서,
    상기 디지털/아날로그 변환기는 상기 디지털/아날로그 변환기 (51) 의 회로구성과 유사한 1 개 이상의 디지털/아날로그 변환기 (52/53) 와 함께 반도체 기판 (54) 상에 집적되어, 상기 디지털/아날로그 변환기 (51) 와 상기 제 1 전력공급단자 (56) 및 상기 제 2 전력공급단자 (55) 를 공유하는 것을 특징으로 하는 테스트 방법.
  26. 제 25 항에 있어서,
    d) 상기 단계 a) 이전에, 상기 디지털/아날로그 변환기 (52/53) 중의 1 개 이상의 디지털/아날로그 변환기를 턴 오프시키기 위해, 상기 디지털/아날로그 변환기 (52/53) 중의 1 개 이상의 디지털/아날로그 변환기 (52/53) 에 디지털 입력신호 (DINa/DINc) 를 인가하는 단계;
    e) 상기 단계 c) 이후에, 상기 디지털/아날로그 변환기 (51) 의 상기 복수개의 스위칭 소자 (34b/35b/36b/37b) 를 턴 오프시키기 위해, 상기 디지털/아날로그 변환기 (52/53) 에 상기 디지털 입력신호 (DINa) 를 인가하는 단계;
    f) 상기 디지털/아날로그 변환기 (52/53) 중의 1 개 이상의 디지털/아날로그 변환기 (52/53) 에 대해 상기 단계 b) 및 단계 c) 를 반복수행하는 단계를 더 구비하는 것을 특징으로 하는 테스트 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1382123B1 (en) * 2000-09-27 2006-03-29 Koninklijke Philips Electronics N.V. Digital to analog converter.
CN100365688C (zh) 2001-08-29 2008-01-30 日本电气株式会社 用于驱动电流负载器件的半导体器件及提供的电流负载器件
TW583567B (en) * 2002-06-28 2004-04-11 Powerchip Semiconductor Corp Automatic intelligent system for performing yield rate improvement and multivariate analysis of production process parameters and method thereof
AU2003288480A1 (en) * 2002-12-09 2004-06-30 Analog Devices, Inc. A multi-channel integrated circuit comprising a plurality of dacs, and a method for monitoring the output of the dacs
JP4053433B2 (ja) * 2003-01-07 2008-02-27 株式会社半導体エネルギー研究所 電流出力ｄａコンバータ回路、表示装置及び電子機器
US7019676B2 (en) * 2003-06-12 2006-03-28 Matsushita Electric Industrial Co, Ltd. D/A converter
US7095347B2 (en) * 2003-06-20 2006-08-22 Telasic Communication, Inc. Digitally trimmed DAC cell
KR100615708B1 (ko) * 2005-02-04 2006-08-25 삼성전자주식회사 동일한 동작특성을 가지는 복수개의 트랜지스터를이용하는 디지털/아날로그 컨버터
US7719454B2 (en) * 2007-03-06 2010-05-18 Embedded Engineering Services, Inc Logical current division multiplexing for encoding multiple digital signals
US7884747B2 (en) * 2009-06-12 2011-02-08 Analog Devices, Inc. Digital to analog converters having circuit architectures to overcome switch losses
US10855297B2 (en) * 2018-06-27 2020-12-01 Rambus Inc. Phase rotator non-linearity reduction
US10669841B1 (en) * 2019-11-07 2020-06-02 Basin Drilling Tools LP Systems and methods for reducing electrical interference in measurement-while-drilling data
CN113468039B (zh) * 2021-08-30 2021-12-17 深圳荣耀智能机器有限公司 可靠性评估方法及相关设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4468652A (en) * 1981-04-03 1984-08-28 Burr-Brown Research Corporation Digital-to-analog converter having ladder network and improved interconnection therefor
US4521765A (en) * 1981-04-03 1985-06-04 Burr-Brown Corporation Circuit and method for reducing non-linearity in analog output current due to waste current switching
DE3333934A1 (de) 1983-09-20 1985-04-04 Siemens AG, 1000 Berlin und 8000 München Integrierbarer digital/analogwandler
JPS61245718A (ja) * 1985-04-24 1986-11-01 Iwatsu Electric Co Ltd デイジタル−アナログ変換器
JPH0738586B2 (ja) * 1987-02-05 1995-04-26 日本電気株式会社 テスト回路
JPS6412724A (en) * 1987-07-07 1989-01-17 Nec Corp Digital/analog converter
JPH0779245B2 (ja) 1989-05-18 1995-08-23 三菱電機株式会社 Ｄ／ａコンバータ回路
JP2703120B2 (ja) * 1990-12-18 1998-01-26 富士通株式会社 ディジタル・アナログ変換器
JPH056375A (ja) 1991-05-31 1993-01-14 Matsushita Electric Ind Co Ltd 郵便窓口事務処理装置と郵便窓口総合事務処理システム
JP3132132B2 (ja) * 1992-04-06 2001-02-05 富士通株式会社 Ｄ／ａ変換器
JPH07131347A (ja) * 1993-11-04 1995-05-19 Mitsubishi Electric Corp Ａ／ｄ変換器テスト回路及びｄ／ａ変換器テスト回路
JP3513608B2 (ja) * 1996-04-18 2004-03-31 株式会社ルネサステクノロジ ディジタル／アナログ・コンバータ

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