KR19990072332A - 고속고대역폭고밀도비휘발성메모리시스템및그제조방법 - Google Patents
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Abstract
본 발명에서는 비휘발성(nonvolatile) 메모리 시스템이 기술된다. 본 발명의 비휘발성 메모리 시스템은 각각 한 쌍의 금속 플레이트들과 그들 사이에 끼워진 강유전성 물질을 구비한 강유전성 메모리 셀들을 포함한다. 주어진 셀 사이에 원하는 데이터 값에 대응하는 전계를 인가하고 그에 따라 강유전성 물질의 극성을 주어진 상태로 둠으로써 셀 내부에 데이터가 저장된다. 강유전성 물질에 기계적인 힘을 가하고 어느 한 셀에 유도된 전하를 감지함으로써 셀의 데이터가 판독된다.
Description
본 발명은 전반적으로 메모리 시스템에 관한 것으로, 상세하게는 강유전성 필름(ferroelectric film)을 사용한 비휘발성 메모리 시스템에 관한 것이다. 본 발명에 따른 메모리 시스템은 현재의 회전식 자기 매체보다 훨씬 우수한 체적 밀도, 임의 액세스 기능, 대역폭과 액세스 시간을 갖는다.
BaTiO3와 SrTiO3와 같은 강유전성 물질들은 잘 알려진 바와 같이 낮은 대칭성을 가지므로 도 1a에 도시된 바와 같이 전계에 의해 분극화될 수 있다. 본 명세서에서 "강유전성 물질"이란 용어는 전계를 인가함으로써 그 내부에 영구적으로 극성을 부여할 수 있는 임의의 물질을 지칭하는 바, 앞서 열거한 특정 물질은 물론 전술한 성질을 갖는 임의의 다른 물질을 포함한다.
필름 사이에 인가된 전압이 증가함에 따라 강유전체의 분극(polarization)이 증가한다. 전계가 포화 분극 문턱값(saturation-polarization threshold)을 지나칠 경우에는 필름이 그 방향을 따라 영구적으로 분극화 상태를 유지하며, 전압이 제거되고 얼마간의 시간이 경과하는 경우에 일정한 잔류 분극으로 감쇄될 것이다. 이러한 현상은 도 1a에 도시되어 있다.
문턱 전압은 필름의 두께에 따라 달라진다. 0.2 미크론 두께의 전형적인 얇은 필름의 경우에 대부분의 강유전성 필름에 대한 분극 상태를 어느 방향으로 변화시키기 위해서는 3 내지 5 볼트의 전압이면 충분하다.
도 2에는 (화살표(20)로 분극 방향이 표시된) 분극된 필름(22) 상부의 물리적인 압력과 유도 전압과의 관계가 도시되어 있다. 분극된 필름이 예를 들어 도 2에 도시된 바와 같이 거리 ΔZ 만큼 압축되는 경우에, 압축된 필름 내부에 필름을 통하여 약간의 변위 전류가 생성된다. 이 때문에 필름의 표면(예를 들어 금속 플레이트 상부)에 전하가 축적되어, 결과적으로 가해진 압력에 의해 유도된 전압이 나타나는 것이다. 전압이 양인지 또는 음인지 여부는 필름의 극성에 따라 달라진다.
이러한 메카니즘은 또한 반대로도 작용한다. 구체적으로 말해, 분극된 필름 사이에 전압이 인가되면, 전압의 크기와 전압이 분극에 대하여 양 또는 음인지 여부에 따라 필름이 팽창되거나 수축된다. 이러한 효과는 강유전체의 압전 계수(piezoelectric coefficient)로 나타나게 되는 바, 현재 사용되는 전형적인 종류의 강유전성 필름에 대한 압전 계수는 200 pC/N의 범위 내이다.
본 발명의 목적은 셀에 기계적인 힘을 가하고 셀로부터 유도된 전하를 판독함으로써 셀의 상태를 결정할 수 있는 메모리 셀을 제공하는 것이다.
본 발명의 또다른 목적은 분극 상태를 저장하기 위해 사용되는 제 1 필름과, 저장된 분극 상태를 감지할 목적으로 제 1 필름에 기계적인 압력을 가하기 위해 사용되는 제 2 필름을 구비하는 강유전성 필름들을 사용하는 비휘발성 메모리 시스템을 제공하는 것이다.
본 발명의 또다른 목적은 실리콘 표면 상부에 전술한 필름들을 집적함으로써 분극 상태를 저장하고 감지하는 데 실리콘 내의 회로가 사용될 수 있는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 전술한 회로를 사용하여 전술한 강유전성 필름 내부에 있는 저장 상태에 임의 액세스를 제공하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 이하 칩(chip)이라 지칭하는 전술한 집적 실리콘 구조물을 사용하여 고 출력 대역폭을 달성하는 와이드(wide) 병렬 출력을 제공하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 전술한 제 2 필름을 그의 자연 공명 진동수로 진동시킴으로써 칩으로부터 주기적인 출력을 제공하여 칩을 효과적으로 동작시킬 수 있는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 한 칩의 상부에 다른 칩을 면대면(face-to-face) 적층함으로써, 상기 공명 구조물을 공유하는 두 칩을 사용하는 메모리 시스템을 생성하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 큰 체적 밀도와 훨씬 넓은 대역폭을 얻기 위해 서로의 상부 위에 전술한 메모리 시스템들을 적층시킴으로써, 복수의 전술한 메모리 시스템을 사용하는 더 큰 메모리 시스템을 생성하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 복수의 전술한 더 큰 메모리 시스템들로부터 병렬 구조로 훨씬 더 큰 메모리 시스템을 생성하는 방법을 제공하는 것이다.
도 1a는 각각 다른 분극을 갖는 강유전성 필름의 두 실시예를 도시한 회로도.
도 1b는 도 1a의 회로에 대한 분극 히스테리시스(hysteresis)를 필름 사이에 인가된 전계의 함수로 나타낸 분극 히스테리시스 그래프.
도 2는 각각 다른 분극을 갖는 강유전성 필름의 두 실시예를 도시한 것으로, 필름 상부에 기계적인 압력을 가하면 필름 사이에 전압이 유도되고, 유도된 전압의 극성이 필름의 분극에 대응하는 것을 나타낸 개념도.
도 3은 강유전성 필름으로 제조되고 서로 반대 분극을 갖는 인접한 두 셀들과 도 2에 도시한 방법으로 상기 두 셀에 기계적인 압력을 가하기 위해 사용되는 또다른 강유전성 필름을 포함하는 시스템을 도시한 것으로, 압력 메카니즘에 의해 유도된 전압의 극성이 각 셀의 분극 극성에 대응하는 것을 나타내는 시스템도.
도 4는 인접한 복수의 강유전성 셀과 상기 복수의 셀 상부에 구비되어 제 2 필름 사이에 인가된 발진(oscillating) 전압에 응답하여 진동하는 필름을 포함하는 시스템을 도시한 것으로, 복수의 셀과 필름이 실리콘 표면 상부에 집적되고, 복수의 셀이 분극 상태를 저장하고 감지하기 위해 사용될 수 있는 회로를 공유하며, 각 셀이 패스게이트(pathgate)를 통하여 상기 공유 회로에 연결되고, 그에 따라 각 셀이 개별적으로 선택되어 상기 공유 회로에 의해 저장되고 감지될 수 있음을 나타낸 시스템도.
도 5는 도 4에 도시된 구조물 두 개가 하나 위에 다른 하나가 적층되는 형태로 서로 면대면(face-to-face) 연결된 한 쌍의 구조물을 도시한 것으로, 한 쌍의 구조물이 각 구조물 내에서 기계적 진동을 유도하는 전압 플레이트를 공유할 수 있음을 나타낸 시스템도.
도 6은 도 5에 도시된 한 쌍의 구조물을 고 체적 밀도를 얻기 위해 보편적인 적층방법에 따라 복수로 적층한 구조물에 대한 시스템도.
도 7 내지 도 15는 본 발명에 따라 하나의 칩을 제조하기 위한 공정을 순차적으로 도시한 순차도.
도면의 주요 부분에 대한 부호의 설명
30, 32: 강유전성 필름31: 영역
34, 36: 제 1 금속 플레이트38: 제 2 금속 플레이트
40: 제 2 강유전성 필름42: 제 3 금속 플레이트
본 발명은 도 3을 참조하여 상세히 기술될 것이다. 이상에서 기술된 기본적인 압전 메카니즘과 그에 대응하는 반대 메카니즘을 직렬로 사용하여 강유전성 필름의 분극 상태를 감지, 다시 말해서 판독할 수 있다. 도 3을 참조하면, 두 셀(A, B)이 도시되어 있고, 각 셀은 그 셀의 하단 표면 상의 제 1 금속 플레이트(34, 36)와 강유전성 필름(30, 32)을 포함한다.
본 실시예에서 강유전성 필름(30, 32)이 단일 인접층의 각 일부분이고 예를 들어 제 1 필름의 분극된 영역은 제 1 금속 플레이트 상부와 바로 인접한 국부 영역이므로, 각 셀의 영역은 각각의 제 1 금속 플레이트에 의해 정의된다. 본 실시예에서는 영역(31)이 똑같은 강유전성 필름으로부터 만들어지고 그에 따라 영역(31)이 (30, 32)를 구비한 단일층의 일부분을 형성하지만, 영역(31)은 셀(A,B)을 분리시킨다. 영역(31)이 필름(30, 32)의 유사 물질로서 같은 방법으로 사용되지 않는다는 것을 나타내기 위해 영역(31)만 빗금처리되어 있다. 각 셀에 대하여, 셀이 감지되는 경우 제 1 금속 플레이트가 전기 출력 콘택트로 사용되고, 새로운 셀 분극 상태가 기록되는 경우 제 1 금속 플레이트가 전기 입력 콘택트로 사용된다. 도 3에 도시되어 있는 입력과 출력 터미널에서의 파형은 감지 공정을 나타낸다.
도 3에서 두 셀(A, B)은 모두 본 발명에서 단일 인접 금속 접지 평면인 제 2 금속 플레이트(38)에 부착된 표면을 구비한다. 분극된 제 2 강유전성 필름(40)이 금속 플레이트(38)의 반대 표면 상부에 배치되고, 필름(40)의 다른 표면은 제 3 금속 플레이트(42)에 연결된다.
필름(40)은 플레이트(38, 42)들 사이에 샌드위치된다. 이러한 샌드위치된 구조는 기계적으로 강제되어 y 방향으로는 팽창할 수 있지만 z 방향으로는 팽창할 수 없고, 그에 따라 플레이트(42)에 전압이 인가되는 경우에 제 2 강유전성 필름이 압력을 생성할 것이다. 도 3에 도시된 구조물을 고정된 높이의 패키지 내에 위치시킴으로써 이렇게 기계적으로 강제된다.
이렇게 생성된 기계적인 힘이 한 쌍의 셀 상부에 작용하여, 플레이트(34, 36)에서 감지될 수 있는 전압을 셀 사이에 유도할 것이다. 유도된 전압의 극성은 플레이트(34, 36) 상부와 바로 인접한 필름(30, 32) 내부의 국부적인 분극에 대응한다.
이와 유사하게, 플레이트(34, 36)에 양 또는 음 전압을 인가함으로써, 셀(A, B)에 기록이 될 수 있다. 도 1을 참조하여 기술한 바와 같이 각 플레이트 상부의 필름(30, 32) 내 국부 영역은 인가된 전압의 극성에 대응하는 분극 상태를 갖게 될 것이다.
이하 기술하는 바와 같이, 관련된 모든 파라미터의 타당한 변수에 대하여 도 3에 도시된 셀들을 (DRAM에 비해) 매우 작고 (SRAM에 비해) 매우 빠르게 제조할 수 있고, 간단한 공정 기법을 사용하여 제조할 수도 있다. 또한, 이러한 셀들로 제조된 칩이 이미 공지된 비휘발성 저장 시스템에 비해 큰 대역폭을 가질 수도 있고, 이러한 칩들로 제조된 시스템이 DRAM 주메모리 시스템의 지연 시간을 갖는 큰 용량의 비휘발성 저장 시스템을 제공할 수도 있다.
이러한 셀의 유용성을 설명하기 위해 도 3에서 플레이트(34)의 출력이 (와이어와 수신 회로를 포함하여) 25 fF의 부하를 구동시켜야 하고, 수신 회로는 100 mV를 감지해야 한다고 가정한다. 25 fF에 100 mV인 전위를 인가하기 위해서는 0.1 x 6E18 x 25E-15 = 1.5E4 개의 전자가 필요하다. 200 pC/N인 압전 계수는 1 제곱 미크론 기압당 200 개의 전자에 대응한다. 그러므로, 압전 계수가 200 pC/N인 경우 1.5E4 개의 전자를 생성하기 위해서는 75 제곱 미크론 기압이 필요하다. 줄잡아 15 기압의 압력에서 5 제곱 미크론의 셀이면 충분하다.
많이 줄잡아 적절한 테두리로 둘러싸여지고 감지 증폭기를 구비하는 5 제곱 미크론 셀(아마도 대략 약간 크게 만들어짐)을 20 제곱 미크론 영역으로 용이하게 맞출 수 있다. 이렇게 하여 대략 제곱 인치당 4 메가비트인 제곱 센티미터당 5 메가비트의 면적 밀도를 얻을 수 있다.
도 4를 참조하면, 복수의 저장 셀과 그 셀을 판독하고 셀에 기록하는 회로가 도시되어 있다. 이 회로는 비트 라인 상의 전압의 극성을 감지하는 감지 증폭기(44)와, 기록 인에이블(write enable: WE) 신호가 '하이'인 경우 그 비트 라인을 양 또는 음 전압으로 구동하는 기록 버퍼(write buffer)(46)를 포함한다. 각 셀은 각 패스게이트(passgate)(48 내지 51)를 통하여 비트 라인에 연결되고, 각 패스게이트는 각 워드라인(word line: WL)(52 내지 55)에 의해 제어된다. 비록 AC 신호 소스가 도시되었지만, 판독이 필요한 경우에 한 쌍의 반대 극성 DC 전압 소스 중의 어느 하나가 액츄에이트된 스위치를 사용하여 플레이트(56)에 연결될 수 있음은 물론이다.
그러므로, 메모리 어드레스가 칩에 주어지면, 어드레스에 대한 디코딩 회로(도시되지 않음)가 동작하고, 워드라인(WL)중의 하나를 활성화시킨다. 이는 도 4에 도시된 구조물의 단 하나의 셀만을 비트 라인(58)에 연결한다. 칩 상에 많은 독립적인 비트 라인들이 있을 수 있음은 물론이다.
원하는 동작이 판독 동작인 경우에는, 판독 인에이블(read enable: RE) 신호가 패스게이트(59)의 게이트에 인가되고, 금속 플레이트(56) 상의 발진 전압이 '하이'로 되는 경우에 필름(57)이 팽창하면서, 그에 따라 선택된 셀의 분극 상태에 따라 비트 라인 상에 양 또는 음 전압을 유도할 것이다. 감지 증폭기(44)가 비트 라인 상의 전압의 극성을 감지하고 패스게이트(59)를 통하여 적절한 신호를 구동하며, 다중 열(multi-row) 어레이인 경우에 적절한 비트 라인 출력을 선택하는 칩-레벨(chip level) 멀티플렉서(도시되지 않음)에 적절한 신호를 구동한다.
원하는 동작이 기록 동작인 경우에는, 기록 인에이블(write enable: WE) 신호가 패스게이트(60)에 인가되고, 비트 라인(58)이 기록 버퍼(write buffer)에 의해 양 또는 음 전압(저장된 데이터 값에 따라 '1' 또는 '0'으로 주어짐)으로 구동된다. 이러한 전압은 선택된 셀의 분극 상태를 부여한다.
전술한 수치적 실시예에서, 부하 캐패시턴스(capacitance)는 25 fF으로 가정하였다. 실제의 캐패시턴스는 각 셀의 캐패시턴스는 물론 단일 비트 라인에 연결된 셀의 개수에 따라 달라진다는 것을 주목해야 한다. 폭넓은 범위로 디자인할 수 있고, 일반적으로 한 칩이 많은 비트 라인을 가질 것이다. 예를 들어, 1 비트 라인당 32 셀이 존재한다면 1 제곱 인치 칩 내부에 1 백만개의 비트 라인이 존재할 것이다.
칩의 전체 데이터 대역폭은 공명 플레이트(56)가 구동되는 주파수와, 칩과 떨어져 구동되는 I/O 핀의 개수의 곱에 의해 결정된다(전적으로 디자인 선택의 문제임). 대부분의 강유전성 필름의 공명주파수가 20MHz 내지 50MHz 영역이고, 오늘날 패키징 기법에서 1000 개의 I/O 핀은 매우 합당하다. 전술한 실시예에서 백만개의 비트 라인들이 천 개의 신호 출력으로 멀티플렉스되고 그 구조물이 20 MHz에서 공명된다면, 단일 칩에서 데이터 레이트는 초당 2.5 기가바이트(GByte)가 될 것이다.
2.0 ￥2/cell를 가정하면, 1 제곱 인치 칩이 4 메가바이트를 포함하고 데이터 레이트가 단위 초당 2.5 기가바이트인 경우에, 1.6 밀리초 내에 그 칩의 전체 내용이 판독될 것이다. 그러므로, 이러한 데이터 레이트로 동작된다면 하나의 메모리 시스템이 이러한 다수의 칩들을 포함하게 될 것이다. 예를 들어 625개의 이러한 칩들이 1 초동안 이러한 레이트를 유지할 것이다.
이러한 시스템과 관련된 지연 시간(latency)은 공명 주파수의 역수와 같음을 주목해야 한다. 20MHz에서 지연 시간은 50 마이크로초이다. 또한 이 시스템은 임의 액세스 기능을 제공한다. 그러므로, 본 발명에 따른 시스템은 디스크와 같은 다른 비휘발성 매체와 구별되는 장점, 예를 들어 고 대역폭, 작은 지연 시간, 임의 액세스 기능들을 제공한다.
본 발명에 따른 메모리 시스템에 의해 많은 칩들이 이하 기술하는 바와 같이 높은 체적 밀도를 얻을 수 있도록 함께 패키징될 수 있다.
도 5를 참조하면, 본 발명에 따른 보다 복잡한 메모리 배열이 도시되어 있다. 상세하게는, 도 4에 도시된 칩 두 개를 면대면(face-to-face) 방식으로 함께 위치시킴으로써 하나의 개체 속에 결합시킬 수 있어서, 단일 공명 플레이트(62)가 두 칩에 의해 공유된다. 각 메모리 칩은 각각 하나의 강유전성 필름층(64, 65)과 강유전층(66 내지 69, 70 내지 73)을 구비하는 복수의 메모리 셀들을 포함한다. 층(66 내지 69, 70 내지 73)들은 각각 플레이트(74, 75)에 의해 층(64, 65)에서 분리된다. 각 플레이트(76 내지 84)는 각각 층(66 내지 73)에 대한 제 2 경계를 제공한다. 도 4에 기술한 바와 같이 감지 증폭기(85)와 기록 버퍼(86)를 통하여 셀(66 내지 69)들이 판독/기록될 수 있다. 셀(70 내지 73)들도 유사한 방법으로 감지 증폭기(87)와 기록 버퍼(88)를 통하여 판독/기록될 수 있다. 이러한 구조물의 용량은 단일 칩 용량의 두 배가 된다.
도 6을 참조하면, 도 5에 도시한 구조물을 타워(tower) 배열로 함께 적층한 복수의 구조물이 도시되어 있다. 현재 사용되는 칩의 두께는 전형적으로 100 미크론 내지 300 미크론 범위 내에 있고, 필요하다면 보다 많은 비용으로 훨씬 얇은 두께를 갖는(예를 들어 10 미크론) 칩으로 연마될 수 있다. 그러므로, 도 4에 도시된 바와 같이 두 개의 강유전성 필름층을 구비한 단일 칩을 특별한 가공 또는 처리 단계를 거치지 않고 125 미크론의 두께로 용이하게 경제적으로 제조할 수 있다. 1 인치 두께의 칩 적층물은 200개의 칩들로 이루어져 체적 밀도가 입방 인치당 800 메가바이트에 대응하게 됨을 주목해야 한다. 이러한 복수의 구조물을 소정의 박스 내에 패키징하고 병렬로 배열하면, 비록 전원 공급과 (필요하다면) 팬을 위해 체적 용량의 30% 정도를 남겨둔다 하더라도, 단일의 1 입방 피트 박스로 1 테라바이트 이상의 비휘발성 데이터를 저장하게 되는 것을 주목해야 한다. 이는 3 피트 x 4 피트 x 8 피트의 랙(rack)이 100 테라바이트를 저장할 수 있고, 이러한 랙 10개로 1 페라바이트를 저장할 수 있다는 것을 의미한다. 이는 데이터베이스의 모든 영역에서 DRAM과 비슷한 지연 시간으로 비휘발성 저장 매체 상에 아주 큰 데이터베이스를 가질 수 있다는 것을 의미한다.
또한, 비록 칩당 하나의 I/O 핀만을 구비한다 하더라도 각 랙은 20MHz 내지 50MHz의 레이트(rate)로 사이클당 수백 페이지에 해당하는 대역폭을 용이하게 제공할 수 있고, 랙이 50 나노초의 범위의 지연 시간으로 수백 페이지들을 제공할 수 있다. 데이터 레이트는 랙으로부터 나오는 와이어의 개수에 의해 사실상 제한된다. 확실히 사이클당 한 페이지는 매우 용이하게 제공할 수 있다.
본 발명에 따라 칩을 제조하는 것과 관련된 공정 단계를 도 7 내지 도 15를 참조하여 기술할 것이다. 도 7 내지 도 13는 공정의 각 단계에서의 칩의 평면도와 측단면도이다. 도 14와 도 15는 후속 공정 단계에 대한 측단면도이다.
도 7의 평면도와 측단면도에 도시된 바와 같이, 메모리 칩의 형성으로부터 공정이 시작된다. 도시된 바와 같이, 메모리 칩 형성 공정의 최종 공정 단계 이후에, 적절한 위치와 크기의 금속 패드들을 갖는 상태로 칩의 표면이 SiO2평탄화된다. 도 7의 평면도를 참조하면, 안쪽 직사각형 어레이에서 한 비트(제 1 금속 플레이트)당 하나의 패드가 주어진다. 접지 핀들이 표시된 바와 같이 비트 어레이 주위에 위치하지만, 몇 개의 접지 핀들은 비트 어레이 내부에 위치할 수도 있다. 접지 핀들은 제 1 강유전층의 접지 전극에 연결될 것이다. 제 1 강유전층의 제 2 전극에 접속되는 AC 패드들은 도시된 바와 같이 접지 패드들의 바깥쪽에 위치하게 된다.
I/O 패드들은 칩의 테두리를 따라 위치한다. 각각의 활성 I/O 패드에 인접하여 블랭크(blank)(플로팅(floating)) 패드가 있다. 이들 블랭크 패드들은 두 칩 사이에 플립 칩 접착(flip-cip bonding)이 형성되는 것을 돕고, 플립 칩 접착된 소자에 의해 와이어 접착이 형성되는 것을 돕는다. 금속 패드(많은 경우 Pt/Ti 합금인)의 조성비는 사용된 강유전체 재료와 적절한 전극 접촉을 형성함과 동시에 실리콘 기술과 양립할 수 있도록 선택된다.
도 8을 참조하면, 다음 단계의 공정은 평탄화된 웨이퍼 표면 상에 바람직하게는 스핀 코팅(spin coating)을 사용하여 제 1 강유전층을 원하는 두께 만큼 증착시키는 것이다. 특정의 증착 레이트, 증착 온도, (유기(organic)와 같은) 강유전성 필름의 구조 또는 유형이 바람직한 경우에는 (화학적 또는 물리적 증기 증착법 등) 다른 증착 기법이 사용될 수도 있다(더블유.(W.) 워싱(Wersing)과 알.(R.) 브루크하우스(bruchhaus)에 의한 에스피아이이(SPIE) 2364권, 12쪽, 1994 참조). 사용된 강유전성 물질의 분극 상태를 스위칭하기 위해 필요한 제 1 강유전층의 두께는 소자를 동작시키기 위해 필요한 스위칭 전압과 임계 전계(Ec)에 의해 결정된다. Ec = 100kV/cm이고 스위칭 전압이 2.5V인 경우에, 제 1 강유전성 필름의 두께는 0.000025 cm가 될 것이다.
도 9를 참조하면, 제 1 강유전층을 증착하고 초기 어닐링한 후에, 표준 리소그래피 공정에서 접지 금속 패드들의 위치 상부에 콘택트 구멍(900)들이 형성된다. 콘택트 구멍들은 바람직하게는 웨이퍼 위로 회전되는 광마스크(photomask)를 사용하여 습식 에칭된다.
도 10을 참조하면, 제 1 강유전성 필름 상부에 제 2 금속 전극 필름(M_2)이 접지 콘택트 구멍의 바깥쪽 에지까지 확장하면서 직사각형 형태로 증착된다. 이 공정에서 제 1 강유전성 필름 상부의 제 2 금속층과 칩의 제 1 금속 접지 패드들 사이에 콘택트가 만들어진다.
도 11을 참조하면, 제 2 강유전성 필름층이 제 2 금속층(M2)과 제 1 강유전층 일부분을 피복하면서 증착되는데, 그 일부분은 M2 피복된 영역 바깥쪽에 해당하는 영역이다. 제 2 강유전성 필름의 두께를 조절(tuning)함으로써 원하는 주파수 영역 내 공명 주파수에서 또는 공명주파수 밖에서 적절하고 안정적으로 구동되도록 한다. 제 2 강유전층의 두께는 제 1 강유전성 필름의 두께의 다수 배가 될 것이다. 이 경우에 (스위칭 전압의 크기인) 구동 AC 전압이 제 2 강유전성 필름 내에 아주 작은 분극 변이를 발생시키므로, 이에 따라 압전 구동이 보다 안정되고 전력 소모가 보다 적어질 수 있다. 재 2 강유전층이 증착된 후에 제 2 열적 어닐링 단계가 수행된다.
도 12를 참조하면, 대응하는 AC 패드 위치에서 제 2 및 제 1 강유전층을 관통하여 콘택트 구멍(1200)들이 에칭된다. 이들 비아(via)를 통하여 제 2 강유전성 필름의 제 2 (구동) 전극과 AC 패드들 사이에 콘택트가 만들어진다.
도 13을 참조하면, 제 2 강유전성 필름의 상부에 제 3 금속층(M_3)이 증착되어, AC 핀 비아들의 바깥쪽 에지까지 돌출된 영역을 피복한다. 미리 준비된 비아들을 통하여 제 3 금속층(M_3)과 제 1 금속 AC 구동 패드들 사이에 콘택트가 만들어진다.
도 14를 참조하면, 다음 공정 단계에서 제 3 금속층의 경계 바깥쪽으로 돌출된 제 1 및 제 2 강유전층의 영역들이 에칭되어 제거된다. 이 단계 이후에, 본래의 칩 상부 위에 있는 제 1 금속 I/O 및 블랭크 패드들에 다시 접근할 수 있게 된다.
도 15를 참조하면, 다음 공정 단계에서 솔더볼(solder-ball)(1500)들이 (제 3 금속 필름 상부에 있는 솔더 필름 또는 보다 작은 크기의 솔더 볼을 따라) 제 1 금속 AC 및 블랭크 패드 등에 부착되고, 플립 칩 접착이 수행된다. 두 개의 칩을 접착하기 위해 서로 마주보게 되는 경우에, 각 활성 I/O 패드가 하나의 블랭크 패드와 마주보게 되고 각 블랭크 패드는 하나의 활성 I/O 패드와 마주보게 됨을 주목해야 한다. 적절한 온도에서 두 칩에 압력이 가해져 제 3 금속층들이 접촉하게 되고 칩들이 서로 융해된다.
활성 I/O 패드들이 마주보는 칩 상부의 블랭크 패드들과 결합되는 전술한 독특한 플립 칩 접착 기법은 강도를 증가시킬 뿐 아니라 용이하게 와이어 접착 위치를 찾을 수 있고 측면 탑재된 칩 스택을 가능하게 한다.
바람직한 실시예를 기준으로 본 발명을 상세히 기술하였지만 본 발명의 정신과 범위를 벗어나지 않고서 전술한 실시예를 변형할 수 있음은 당연하다.
본 발명에 따른 메모리 시스템은 두 개의 강유전성 필름 구조를 사용하여 데이타를 저장하고 판독함으로써, 현재의 회전식 자기 매체보다 훨씬 우수한 체적 밀도, 임의 액세스 기능, 대역폭과 액세스 시간을 갖는다.
Claims (24)
- 제 1 및 제 2 전도성 플레이트와, 상기 제 1 및 제 2 플레이트 사이에 배치된 제 1 강유전성 필름과, 분극(polarization) 상태 판독(reading) 회로를 포함하는 셀 내에 분극 상태를 저장하고 판독하는 방법에 있어서,상기 셀 내에 상기 분극 상태를 저장하는 상기 방법은상기 제 1 금속 플레이트를 제 1 전위(potential)에 접속시키고 상기 제 2 금속 플레이트를 제 2 전위에 두어 상기 제 1 강유전성 필름 사이에 전압을 인가함으로써 상기 제 1 강유전성 필름 사이에 전계를 생성하고, 그에 따라 상기 제 1 필름 내에 원하는 만큼 양 또는 음 분극을 일으키는 단계를 포함하고,상기 분극 상태를 판독하는 상기 방법은상기 제 1 플레이트와 제 3 전도성 플레이트 사이에 제 2 강유전성 필름을 제공하는 단계와,상기 제 2 금속 플레이트를 제 3 전위에 두고 상기 제 3 금속 플레이트를 제 4 전위에 둠으로써 상기 제 2 강유전성 필름 사이에 전계를 인가하고, 그에 따라 상기 제 2 금속 플레이트를 통하여 상기 제 2 강유전성 필름 내에 압력을 유도하며, 상기 압력이 상기 제 1 강유전성 필름 상부에 힘을 가하고, 그에 따라 상기 제 1 강유전성 필름에 저장되어 있던 상기 분극에 대응하는 극성을 갖는 상기 제 1 금속 플레이트 상부에 전압을 생성시키는 단계를 포함하는셀 내의 분극 상태 저장 및 판독 방법.
- 제 1 및 제 2 표면을 구비한 강유전성 필름 내에 복수의 분극 상태 ― 각 분극 상태는 강유전성 필름 내에 복수의 공간 영역 사이에 인가된 복수의 분극 상태 중 하나에 대응하고, 상기 복수의 공간 영역 각각은 한 비트의 데이터에 대응함 ― 를 저장하는 방법에 있어서,상부 표면과 하부 표면을 구비한 강유전성 물질층, 상기 층의 상기 상부 표면 상에 배치되어 상기 층의 상기 상부 표면 상의 물질 내에 복수의 데이터 비트 위치를 정의하는 복수의 제 1 금속 플레이트들을 포함하는 데이터 저장 구조를 제공하는 데이터 저장 구조 제공 단계와,상기 하부 표면 상에 배치된 제 2 금속 플레이트를 제공하는 제 2 금속 플레이트 제공 단계와,상기 제 2 금속 플레이트를 기준 전압에 연결하고 상기 제 1 금속 플레이트각각을 특정 셀에 저장될 데이터 비트값에 따라 양전압 또는 음전압 소스에 연결하여 상기 강유전성 필름 사이에 전압을 인가함으로써, 상기 특정의 제 1 금속 플레이트에 대응하는 강유전성 필름 내부의 공간 영역에 양 또는 음 분극을 생성시키는 전압 인가 단계를 포함하는복수의 분극 상태 저장 방법.
- 제 2 항에 있어서,상기 저장된 비트를 판독하는 저장 비트 판독 단계를 더 포함하며,상기 저장 비트 판독 단계는,상기 제 2 금속 플레이트의 표면 상부에 제 2 강유전성 물질층을 제공하여 상기 제 2 금속 플레이트가 상기 제 1 및 제 2 강유전성 물질층들을 분리시키도록 하는 제 2 강유전성 물질층 제공 단계와,상기 제 2 강유전성 필름의 표면 상부에 제 3 금속 플레이트를 제공하여 상기 제 2 강유전성 물질층이 상기 제 2 및 제 3 금속 플레이트를 분리시키도록 하는 제 3 금속 플레이트 제공 단계와,상기 제 2 금속 플레이트를 일정한 기준 전압으로 유지하고 상기 제 2 강유전성 필름 사이에 전압을 인가하며, 그에 따라 상기 제 2 강유전성 물질층 내에 압력을 생성하고 상기 압력이 상기 제 2 금속을 통하여 상기 제 1 강유전성 필름 상에 힘을 가하며 상기 힘이 상기 제 1 강유전성 필름의 공간 영역 내부에 저장되어 있는 분극에 따라 상기 제 1 및 제 2 금속 플레이트 사이에 전위차를 유도하는 전압 인가 단계를 포함하는복수의 분극 상태 저장 방법.
- 제 3 항에 있어서,상기 제 3 금속 플레이트를 전압 소스에 연결함으로써 상기 전압이 상기 제 2 필름 사이에 인가되는복수의 분극 상태 저장 방법.
- 제 4 항에 있어서,상기 제 3 금속 플레이트에 연결된 상기 전압 소스가 상기 제 2 강유전성 필름을 공명시키는 주기적인 펄스인복수의 분극 상태 저장 방법.
- 제 3 항에 있어서,상기 방법은,분극을 저장하고 판독하는 상기 단계를 용이하게 하는 회로를 포함하고 상기 제 1 금속 플레이트들에 접속된 실리콘 구조를 제공하는 단계를 추가로 포함하는복수의 분극 상태 저장 방법.
- 제 6 항에 있어서,상기 제 3 금속 플레이트에 인가된 상기 전압 소스는 상기 제 2 강유전성 필름을 공명시키는 주기적인 펄스인복수의 분극 상태 저장 방법.
- 제 7 항에 있어서,상기 제 3 금속 플레이트를 경유하여 두 개의 독립적인 강유전성 필름들로부터 동시에 분극 상태들을 판독하는 단계를 추가로 포함하는복수의 분극 상태 저장 방법.
- ① 두 개의 금속 플레이트 사이에 샌드위치된 강유전성 필름과,② 상기 금속 플레이트들 사이에 연결되어 있으며, 상기 강유전성 필름 사이에 저장될 데이타 값에 대응하는 극성의 전압을 인가하는 데이터 저장 수단을 포함하는비휘발성 저장 소자.
- 제 9 항에 있어서,상기 저장 소자 내에 저장된 상기 데이터를 판독하는 저장 데이터 판독 수단을 더 포함하며,상기 저장 데이터 판독 수단은 상기 제 1 필름과 금속 플레이트를 공유하면서 그 상부에 제 3 금속 플레이트를 구비하는 제 2 강유전성 필름을 포함하되, 상기 제 3 금속 플레이트를 경유하여 상기 제 2 강유전성 필름 사이에 전압이 인가될 수 있고, 상기 인가된 전압이 상기 제 2 강유전성 필름 내에 팽창을 일으키고, 상기 팽창이 상기 제 1 강유전성 필름 상부에 압력을 가하며, 상기 압력이 상기 제 1 강유전성 필름 사이에 전압을 유도하고, 상기 전압은 상기 데이터 값을 나타내면서 필름 내부에 원래 저장되어 있던 상기 분극에 대응하는 극성을 가지는비휘발성 저장 소자.
- ① 제 1 및 제 2 표면을 구비하여 상기 제 1 표면에 접하는 복수의 제 1 금속 플레이트들의 제 2 사이드들과 상기 제 2 표면에 접하는 제 2 금속 플레이트의 제 1 사이드 사이에 샌드위치되고, 제 1 금속 플레이트 사이의 각 강유전성 물질 영역이 하나의 저장 셀을 구성하는 강유전성 필름과,② 각 비트가 두 분극 중 한 분극을 갖는 다중 비트에 대응하는 복수의 다른 비휘발성 상태들을 각 셀 내부에 저장하는 저장 수단 ― 상기 저장 수단은 상기 제 2 금속 플레이트를 기준 전압에 접속시키는 수단과 상기 복수의 제 1 금속 플레이트들을 상기 기준 전압에 대하여 양 또는 음인 전압 소스들에 연결하는 수단을 포함함 ― 및 상기 기준 전압에 접속된 상기 제 2 금속 플레이트의 제 2 사이드와 제 3 금속 플레이트의 제 1 사이드 사이에 샌드위치된 제 2 강유전성 필름을 포함하여 상기 저장된 상태를 판독하는 판독 수단과,③ 상기 제 3 금속 플레이트를 경유하여 상기 제 2 강유전성 필름 사이에 전압을 인가하되, 상기 인가된 전압이 상기 제 2 강유전성 필름에 압력을 유도하고, 상기 압력이 상기 제 1 강유전성 필름 상에 힘을 가하며, 상기 힘이 상기 제 1 강유전성 필름 사이에 국부적인 영역 전압들을 발생시키고, 상기 각각의 국부적인 영역 전압은 상기 필름의 상기 국부적인 영역 내에 원래부터 저장되어 있던 비트의 분극에 대응하는 극성을 갖는 전압 인가 수단을 포함하는메모리 소자.
- 제 11 항에 있어서,상기 제 3 금속 플레이트를 경유하여 인가된 상기 전압이 상기 제 2 강유전성 필름을 공명시키는 주기적인 펄스인메모리 소자.
- 제 11 항에 있어서,상기 메모리 소자는 실리콘 칩 내에 매립된 회로를 더 포함하되,상기 회로는 상기 제 1 강유전성 필름 상에 분극 상태들을 기록하고 판독하는 수단을 포함하며, 상기 칩은 상기 제 1 금속 플레이트의 제 1 사이드에 접속되어 있는메모리 소자.
- 제 13 항에 있어서,상기 회로는 감지(sense) 증폭기들과 기록(write) 버퍼들을 포함하고, 상기 복수의 제 1 금속 플레이트들이 패스게이트(passgate)를 통하여 복수의 비트라인(bitline)들에 연결되며, 상기 패스게이트는 복수의 워드라인들에 의해 동작되고, 상기 워드라인들은 어드레스 디코딩 회로에 의해 제어되며, 상기 비트라인들은 부가적인 어드레스 디코딩 회로에 의해 멀티플렉싱되어 상기 칩으로부터 출력 신호를 제공하는메모리 소자.
- 제 14 항에 있어서,저장된 비트를 판독할 목적으로 상기 제 3 금속 플레이트에 접속된 상기 전압 소스는 상기 제 2 강유전성 필름을 공명시키는 주기적인 펄스인메모리 소자.
- 각각 제 11 항에 따르는 메모리 소자 하나를 포함하는 두 칩을 포함하는 저장 시스템에 있어서,상기 두 칩들이 대면(face-to-face) 방식으로 서로의 상부에 적층되어 상기 제 3 금속 플레이트가 상기 두 칩들에 공통인 단일 플레이트이고 상기 칩 출력 신호들이 상기 두 칩들의 에지에서 접근 가능한저장 시스템.
- 제 16 항에 있어서,저장된 비트들을 판독할 목적으로 상기 제 3 금속 플레이트에 접속된 상기 전압 소스들은 상기 제 2 강유전성 필름을 공명시키는 주기적인 펄스인 저장 시스템.
- 각각 제 17 항에 따른 저장 시스템으로 되어 있는 복수의 서브시스템 수단을 포함하는 메모리 시스템에 있어서,상기 서브시스템은 적층되어 있으며, 와이드(wide) 병렬 데이터 출력을 포함하는메모리 시스템.
- 각각 제 17 항에 따른 저장 시스템으로 되어 있는 복수의 서브시스템 수단을 포함하는 메모리 시스템에 있어서,상기 서브시스템은 함께 패키징(packaging)되어 와이드 병렬 데이터 출력을 제공하는메모리 시스템.
- 비휘발성 메모리 시스템 제조 방법에 있어서,① 감지(sence) 증폭기, 기록(write) 버퍼, 상기 비휘발성 메모리 시스템을 동작시키도록 구성된 멀티플렉싱 회로를 포함하는 집적 회로 칩을 제조하는 단계와,② 상기 칩 상부에 복수의 제 1 금속 패드 ― 상기 칩 상부의 상기 패드 각각은 상기 회로에 연결됨 ― 들을 패터닝(patterning)하는 단계와,③ 상기 제 1 금속 패드들의 상기 패턴의 상부에 제 1 강유전성 필름층을 증착시키는 단계와,④ 상기 제 1 강유전성 필름 내부에 콘택트 홀(contact hole)들을 형성시키는(opening) 단계와,⑤ 상기 제 1 층의 상부에 제 2 금속층을 증착시키고, 상기 콘택트 홀들을 통하여 상기 제 1 금속 패드들에 콘택트들을 형성시키는 단계와,⑥ 상기 제 2 금속층 상부에 제 2 강유전성 필름층을 증착시키는 단계와,⑦ 상기 제 2 강유전성 필름층 상부에 제 3 금속층을 증착시키고, 상기 제 1 금속 AC 패드들에 콘택트를 형성시키는 단계와,⑧ 상기 제 3 금속 필름의 경계 밖으로 돌출된 상기 제 2 및 제 1 강유전성 필름을 에칭하여 제거하는 단계를 포함하는비휘발성 메모리 시스템 제조 방법.
- 제 20 항에 있어서,활성(active) 및 블랭크(blank) 입출력(I/O) 패드들 사이에 제 20 항의 방법을 사용하여 제조된 칩의 쌍들을 솔더 볼(solder ball)로 플립 칩 접착(flip-chip bonding)하는 단계와,칩간(inter-chip) 및 외부 연결을 위한 와이어 접착(wire bonding)을 하는 단계를 추가로 포함하는비휘발성 메모리 시스템 제조 방법.
- 한 쌍의 플레이트들과 그 플레이트들 사이에 끼워진 강유전성 물질을 포함하는 메모리 셀 내부에 저장된 데이터의 값 ― 상기 강유전성 물질의 극성이 상기 데이터의 값을 나타냄 ― 을 판독하기 위한 데이터값 판독 방법에 있어서,① 상기 플레이트들 중의 한 플레이트 상부에 상기 강유전성 물질의 극성을 나타내는 전하를 유도하기 위해 상기 강유전성 필름에 기계적인 힘을 인가하는 단계와,② 상기 한 플레이트 상부의 전하를 감지하는 단계를 포함하는데이터값 판독 방법.
- ① 제 1 및 제 2 플레이트와 상기 제 1 및 제 2 플레이트 사이에 끼워진 강유전성 물질을 포함하는 메모리 셀과,② 상기 강유전성 물질 내에 필요한 극성을 부여하도록 상기 강유전성 물질 사이에 전계를 인가하는 수단을 포함하여 상기 메모리 셀 내부에 데이터 ― 상기 데이터의 값은 상기 극성에 의해 결정됨 ― 를 기록하는 회로 수단과,③ 상기 플레이트 중의 한 플레이트 상부에 상기 강유전성 물질의 극성과 그에 따른 데이터의 값을 나타내는 전하의 증가를 유도하기 위해 강유전성 물질에 기계적인 힘을 인가하는 수단을 포함하는장치.
- 제 19 항에 있어서,상기 한 플레이트 상에 증가된 전하를 감지하는 감지 수단을 추가로 포함하는메모리 시스템.
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