JPH11274422A - 高速、高帯域幅、高密度の不揮発性メモリ・システム - Google Patents
高速、高帯域幅、高密度の不揮発性メモリ・システムInfo
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- JPH11274422A JPH11274422A JP11028883A JP2888399A JPH11274422A JP H11274422 A JPH11274422 A JP H11274422A JP 11028883 A JP11028883 A JP 11028883A JP 2888399 A JP2888399 A JP 2888399A JP H11274422 A JPH11274422 A JP H11274422A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】 不揮発性メモリ・システムを提供すること。
【解決手段】 システムは複数の強誘電メモリ・セルを
含み、それぞれが１対の金属プレートとその間の強誘電
物質とを含む。所与のセルを超えて所望のデータ値に対
応する電界を印加し、それにより強誘電物質の極性を所
与の状態に設定することにより、データはセルに記憶さ
れる。強誘電物質への機械力と、セルの１つで誘導され
た電荷を感知することにより、データがセルから読み取
られる。
含み、それぞれが１対の金属プレートとその間の強誘電
物質とを含む。所与のセルを超えて所望のデータ値に対
応する電界を印加し、それにより強誘電物質の極性を所
与の状態に設定することにより、データはセルに記憶さ
れる。強誘電物質への機械力と、セルの１つで誘導され
た電荷を感知することにより、データがセルから読み取
られる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にメモリ・シ
ステムに関し、具体的には不揮発性のメモリ・システム
を作成するために強誘電膜を使用する。本発明は、現行
の回転磁気媒体によって可能なものを大幅に上回る画期
的な容積密度、ランダム・アクセス機能、帯域幅とアク
セス時間を実証するものである。
ステムに関し、具体的には不揮発性のメモリ・システム
を作成するために強誘電膜を使用する。本発明は、現行
の回転磁気媒体によって可能なものを大幅に上回る画期
的な容積密度、ランダム・アクセス機能、帯域幅とアク
セス時間を実証するものである。
【０００２】
【従来の技術】ＢａＴｉＯ3およびＳｒＴｉＯ3などの強
誘電物質は、図１に示すように電界によって分極できる
ようにする低い対称性を保有することが知られている。
ここで使用する「強誘電物質」という用語は、電界の印
加により極性を永続的に設定可能な物質を意味し、上記
の具体的な物質および上記の特性を有する他の物質を包
含する。
誘電物質は、図１に示すように電界によって分極できる
ようにする低い対称性を保有することが知られている。
ここで使用する「強誘電物質」という用語は、電界の印
加により極性を永続的に設定可能な物質を意味し、上記
の具体的な物質および上記の特性を有する他の物質を包
含する。
【０００３】膜の両端間に電圧が増加するにつれて、強
誘電体の分極が増大する。電界が飽和分極しきい値を超
えると、膜は永続的にその方向に分極したままになり、
電圧が除去されてからしばらくの間、一定の残存分極に
減衰することになる。この現象を図２に示す。
誘電体の分極が増大する。電界が飽和分極しきい値を超
えると、膜は永続的にその方向に分極したままになり、
電圧が除去されてからしばらくの間、一定の残存分極に
減衰することになる。この現象を図２に示す。
【０００４】しきい電圧は膜の厚さによって決まる。典
型的な厚さ０．２ミクロンの膜の場合、ほとんどの強誘
電膜についていずれかの方向の分極の変更を行うには、
３〜５ボルトで十分である。
型的な厚さ０．２ミクロンの膜の場合、ほとんどの強誘
電膜についていずれかの方向の分極の変更を行うには、
３〜５ボルトで十分である。
【０００５】図３は、分極膜２２（分極の方向は矢印２
０によって示されている）上の物理的圧力と誘導電圧と
の間に関係があることを示している。図３に示すよう
に、たとえば距離ΔＺだけ分極膜を圧縮すると、圧縮膜
内に膜を通る小規模な変位電流が発生する。この結果、
印加した圧力によって誘導された電圧の現れとして、膜
の表面に（たとえば、金属プレート上に）電荷が蓄積さ
れる。電圧がプラスであるかまたはマイナスであるか
は、膜の極性によって決まる。
０によって示されている）上の物理的圧力と誘導電圧と
の間に関係があることを示している。図３に示すよう
に、たとえば距離ΔＺだけ分極膜を圧縮すると、圧縮膜
内に膜を通る小規模な変位電流が発生する。この結果、
印加した圧力によって誘導された電圧の現れとして、膜
の表面に（たとえば、金属プレート上に）電荷が蓄積さ
れる。電圧がプラスであるかまたはマイナスであるか
は、膜の極性によって決まる。
【０００６】このメカニズムは逆にも作用する。特に、
電圧が分極膜の両端間に印加された場合、電圧の大きさ
と、電圧が分極に関してプラスであるかまたはマイナス
であるかに応じて、膜は膨張または収縮する。この効果
は強誘電体の圧電係数を特徴とし、この係数は現在使用
している典型的な種類の強誘電膜の場合に２００ｐＣ／
Ｎの範囲内になる。
電圧が分極膜の両端間に印加された場合、電圧の大きさ
と、電圧が分極に関してプラスであるかまたはマイナス
であるかに応じて、膜は膨張または収縮する。この効果
は強誘電体の圧電係数を特徴とし、この係数は現在使用
している典型的な種類の強誘電膜の場合に２００ｐＣ／
Ｎの範囲内になる。
【０００７】
【発明が解決しようとする課題および課題を解決するた
めの手段】本発明の一目的は、セルに機械力を加え、そ
こから誘導電荷を読み取ることによりセルの状態を決定
できるメモリ・セルを提供することにある。
めの手段】本発明の一目的は、セルに機械力を加え、そ
こから誘導電荷を読み取ることによりセルの状態を決定
できるメモリ・セルを提供することにある。
【０００８】本発明の他の目的は、分極状態を記憶する
ために使用する第１の膜と、記憶した分極状態を感知す
るために第１の膜に機械圧力を加えるために使用する第
２の膜とを有する強誘電膜を使用する不揮発性メモリ・
システムを提供することにある。
ために使用する第１の膜と、記憶した分極状態を感知す
るために第１の膜に機械圧力を加えるために使用する第
２の膜とを有する強誘電膜を使用する不揮発性メモリ・
システムを提供することにある。
【０００９】本発明の他の目的は、分極状態を記憶し、
分極状態を感知するためにシリコン内の回路を使用でき
るように、前記膜をシリコン表面上に統合することにあ
る。
分極状態を感知するためにシリコン内の回路を使用でき
るように、前記膜をシリコン表面上に統合することにあ
る。
【００１０】本発明の他の目的は、前記強誘電膜内の記
憶した状態にランダム・アクセスできるようにするため
に前記回路を使用することにある。
憶した状態にランダム・アクセスできるようにするため
に前記回路を使用することにある。
【００１１】本発明の他の目的は、高出力帯域幅を達成
する広域並列出力を提供するために、以後チップという
前記統合シリコン構造を使用することにある。
する広域並列出力を提供するために、以後チップという
前記統合シリコン構造を使用することにある。
【００１２】本発明の他の目的は、チップを効率よく操
作するためにその自然共振周波数で前記第２の膜を振動
することによりこのチップから周期的出力を提供するこ
とにある。
作するためにその自然共振周波数で前記第２の膜を振動
することによりこのチップから周期的出力を提供するこ
とにある。
【００１３】本発明の他の目的は、一方がもう一方の上
になるようにチップを向かい合わせに積み重ねることに
より前記共振構造を共用する２つのチップを使用するメ
モリ・システムを作成することにある。
になるようにチップを向かい合わせに積み重ねることに
より前記共振構造を共用する２つのチップを使用するメ
モリ・システムを作成することにある。
【００１４】本発明の他の目的は、大きい容積密度とよ
り広い帯域幅を得るために、互いの上に前記メモリ・シ
ステムを積み重ねることにより複数の前記メモリ・シス
テムを使用するより大きいメモリ・システムを作成する
ことにある。
り広い帯域幅を得るために、互いの上に前記メモリ・シ
ステムを積み重ねることにより複数の前記メモリ・シス
テムを使用するより大きいメモリ・システムを作成する
ことにある。
【００１５】本発明の他の目的は、並列のより大きい複
数の前記メモリ・システムからさらに大きいメモリ・シ
ステムを作成することにある。
数の前記メモリ・システムからさらに大きいメモリ・シ
ステムを作成することにある。
【００１６】
【発明の実施の形態】次に、図４に関連して、本発明を
詳細に説明する。上記の基本圧電メカニズムとそれに対
応する逆メカニズムは、強誘電膜の分極状態を感知す
る、すなわち、読み取るためにタンデムで使用すること
ができる。図４は、それぞれの強誘電膜３０および３２
と、各セルの底面上の第１の金属プレート３４および３
６とを含む、２つのセルＡおよびＢを示している。
詳細に説明する。上記の基本圧電メカニズムとそれに対
応する逆メカニズムは、強誘電膜の分極状態を感知す
る、すなわち、読み取るためにタンデムで使用すること
ができる。図４は、それぞれの強誘電膜３０および３２
と、各セルの底面上の第１の金属プレート３４および３
６とを含む、２つのセルＡおよびＢを示している。
【００１７】本実施例では、強誘電膜３０および３２が
それぞれ単一隣接層の一部であるので、各セルの領域は
そのそれぞれの第１の金属プレートによって定義され
る。というのは、たとえば、分極された第１の膜の領域
は第１の金属プレートのすぐ上のローカル領域であるか
らである。領域３１はセルＡおよびＢを分離している
が、この実施例では、同じ強誘電膜から作成され、した
がって、３０および３２とともに単一層の一部を形成し
ている。これは、類似材質の膜３０および３２と同じよ
うに使用されるわけではないことを示すために、網掛け
されている。各セルごとに、第１の金属プレートは、セ
ルを感知したときに電気出力接点として機能し、新しい
セル分極状態が書き込まれたときに電気入力接点として
機能する。図４のＩＮおよびＯＵＴ端子における波形は
感知プロセスを示している。
それぞれ単一隣接層の一部であるので、各セルの領域は
そのそれぞれの第１の金属プレートによって定義され
る。というのは、たとえば、分極された第１の膜の領域
は第１の金属プレートのすぐ上のローカル領域であるか
らである。領域３１はセルＡおよびＢを分離している
が、この実施例では、同じ強誘電膜から作成され、した
がって、３０および３２とともに単一層の一部を形成し
ている。これは、類似材質の膜３０および３２と同じよ
うに使用されるわけではないことを示すために、網掛け
されている。各セルごとに、第１の金属プレートは、セ
ルを感知したときに電気出力接点として機能し、新しい
セル分極状態が書き込まれたときに電気入力接点として
機能する。図４のＩＮおよびＯＵＴ端子における波形は
感知プロセスを示している。
【００１８】図４のセルＡおよびＢはどちらも第２の金
属プレート３８に取り付けられた表面を有し、これは本
実施例では単一隣接金属接地平面である。第２の分極強
誘電膜４０は金属プレート３８の反対表面上に付着さ
れ、膜４０はそのもう一方の表面が第３の金属プレート
４２に接続されている。
属プレート３８に取り付けられた表面を有し、これは本
実施例では単一隣接金属接地平面である。第２の分極強
誘電膜４０は金属プレート３８の反対表面上に付着さ
れ、膜４０はそのもう一方の表面が第３の金属プレート
４２に接続されている。
【００１９】膜４０はプレート３８と４２との間にサン
ドイッチ状になっている。このサンドイッチ構造は、そ
れがｚ方向ではなくｙ方向に膨張できるように機械的に
拘束されており、したがって、第２の強誘電膜は電圧が
プレート４２に印加されたときに圧力を生成することに
なる。この機械的拘束は、図４の構造を固定高パッケー
ジ内に入れることによって得られる。
ドイッチ状になっている。このサンドイッチ構造は、そ
れがｚ方向ではなくｙ方向に膨張できるように機械的に
拘束されており、したがって、第２の強誘電膜は電圧が
プレート４２に印加されたときに圧力を生成することに
なる。この機械的拘束は、図４の構造を固定高パッケー
ジ内に入れることによって得られる。
【００２０】この結果の機械力はセルの対に作用し、そ
れを横切ってプレート３４および３６で感知可能な電圧
を誘導する。誘導電圧の極性は、プレート３４および３
６のすぐ上にある膜３０および３２内のローカル分極に
対応する。
れを横切ってプレート３４および３６で感知可能な電圧
を誘導する。誘導電圧の極性は、プレート３４および３
６のすぐ上にある膜３０および３２内のローカル分極に
対応する。
【００２１】同様に、セルＡおよびＢは、プレート３４
および３６にプラスまたはマイナスの電圧を印加するこ
とによって書き込むことができる。各プレートの上にあ
る膜３０および３２の局部は、図１に関連して説明した
ように、印加電圧の極性に対応する分極状態を呈するこ
とになる。
および３６にプラスまたはマイナスの電圧を印加するこ
とによって書き込むことができる。各プレートの上にあ
る膜３０および３２の局部は、図１に関連して説明した
ように、印加電圧の極性に対応する分極状態を呈するこ
とになる。
【００２２】後述するように、すべての関連パラメータ
の値が妥当である場合、図４のセルは非常に小さく（Ｄ
ＲＡＭに匹敵）、非常に高速（ＳＲＡＭに匹敵）なもの
にすることができ、単純な処理技法を使用して作成する
ことができる。さらに、このようなセルから作られたチ
ップは、既知の不揮発性記憶システムと比較したときに
高帯域幅を提供するように作成することができ、このよ
うなチップから作られたシステムは、ＤＲＡＭメインメ
モリ・システムの待ち時間を有する大容量不揮発性記憶
域を提供することができる。
の値が妥当である場合、図４のセルは非常に小さく（Ｄ
ＲＡＭに匹敵）、非常に高速（ＳＲＡＭに匹敵）なもの
にすることができ、単純な処理技法を使用して作成する
ことができる。さらに、このようなセルから作られたチ
ップは、既知の不揮発性記憶システムと比較したときに
高帯域幅を提供するように作成することができ、このよ
うなチップから作られたシステムは、ＤＲＡＭメインメ
モリ・システムの待ち時間を有する大容量不揮発性記憶
域を提供することができる。
【００２３】このようなセルの有用性を示すため、図４
のプレート３４の出力は２５ｆＦの負荷（ワイヤおよび
受信回路を含む）を励起しなければならず、受信回路は
１００ｍＶを感知しなければならないと想定する。２５
ｆＦに１００ｍＶの電位を乗せるには、０．１×６Ｅ１
８×２５Ｅ−１５＝１．５Ｅ４個の電子を必要とする。
２００ｐＣ／Ｎという圧電係数は、平方ミクロン気圧当
たり２００個の電子に相当する。したがって、１．５Ｅ
４個の電子を生成するには、２００ｐＣ／Ｎという係数
を備えた７５平方ミクロン気圧を必要とする。１５気圧
という保守的圧力では、５平方ミクロンのセルで十分で
ある。
のプレート３４の出力は２５ｆＦの負荷（ワイヤおよび
受信回路を含む）を励起しなければならず、受信回路は
１００ｍＶを感知しなければならないと想定する。２５
ｆＦに１００ｍＶの電位を乗せるには、０．１×６Ｅ１
８×２５Ｅ−１５＝１．５Ｅ４個の電子を必要とする。
２００ｐＣ／Ｎという圧電係数は、平方ミクロン気圧当
たり２００個の電子に相当する。したがって、１．５Ｅ
４個の電子を生成するには、２００ｐＣ／Ｎという係数
を備えた７５平方ミクロン気圧を必要とする。１５気圧
という保守的圧力では、５平方ミクロンのセルで十分で
ある。
【００２４】非常に保守的なことに、適度な境界によっ
て囲まれ、センス増幅器を取り入れた５平方ミクロン・
セル（おそらく、保守的にわずかに大きく作られたも
の）は、２０平方ミクロンの領域に容易に収めることが
できる。これは平方センチメートル当たり５Ｍビットの
空中密度をもたらすが、これは平方インチ当たり約４Ｍ
バイトである。
て囲まれ、センス増幅器を取り入れた５平方ミクロン・
セル（おそらく、保守的にわずかに大きく作られたも
の）は、２０平方ミクロンの領域に容易に収めることが
できる。これは平方センチメートル当たり５Ｍビットの
空中密度をもたらすが、これは平方インチ当たり約４Ｍ
バイトである。
【００２５】図５は、複数の記憶セルと、セルを読み書
きするための回路とを示している。この回路は、ビット
線上の電圧の極性を検出するためのセンス増幅器４４
と、書込みイネーブル（ＷＥ）信号がハイであるときに
ビット線をプラスまたはマイナスの電圧に励起するため
の書込みバッファ４６とを含む。各セルはそれぞれのパ
スゲート４８〜５１によりビット線に結合され、各パス
ゲートはそれぞれのワード線（ＷＬ）５２〜５５によっ
て制御される。ＡＣ信号源が示されているが、読取りが
必要なときに作動されるスイッチにより、１対の反対極
性ＤＣ電圧源のいずれか一方をプレート５６に結合でき
ることが分かるだろう。
きするための回路とを示している。この回路は、ビット
線上の電圧の極性を検出するためのセンス増幅器４４
と、書込みイネーブル（ＷＥ）信号がハイであるときに
ビット線をプラスまたはマイナスの電圧に励起するため
の書込みバッファ４６とを含む。各セルはそれぞれのパ
スゲート４８〜５１によりビット線に結合され、各パス
ゲートはそれぞれのワード線（ＷＬ）５２〜５５によっ
て制御される。ＡＣ信号源が示されているが、読取りが
必要なときに作動されるスイッチにより、１対の反対極
性ＤＣ電圧源のいずれか一方をプレート５６に結合でき
ることが分かるだろう。
【００２６】したがって、メモリ・アドレスがチップに
提示されると、デコード回路（図示せず）がそのアドレ
スを操作し、ワード線（ＷＬ）の一方を活動化する。こ
のため、図５の構造のセルの一方だけがビット線５８に
接続される。チップ上に多くの独立ビット線が存在可能
であることが分かるだろう。
提示されると、デコード回路（図示せず）がそのアドレ
スを操作し、ワード線（ＷＬ）の一方を活動化する。こ
のため、図５の構造のセルの一方だけがビット線５８に
接続される。チップ上に多くの独立ビット線が存在可能
であることが分かるだろう。
【００２７】所望の操作が読取りである場合、パスゲー
ト５９のゲートで読取りイネーブル（ＲＥ）信号が立ち
上がり、金属プレート５６上の振動電圧がハイになる
と、膜５７が膨張し、それにより、選択したセルの分極
状態に応じてビット線上でプラスまたはマイナスの電圧
を誘導する。センス増幅器４４は、ビット線５８上の電
圧の極性を感知し、パスゲート５９を通り、複数列アレ
イの場合は適切なビット線出力を選択するチップレベル
・マルチプレクサ（図示せず）まで適切な信号を励起す
る。
ト５９のゲートで読取りイネーブル（ＲＥ）信号が立ち
上がり、金属プレート５６上の振動電圧がハイになる
と、膜５７が膨張し、それにより、選択したセルの分極
状態に応じてビット線上でプラスまたはマイナスの電圧
を誘導する。センス増幅器４４は、ビット線５８上の電
圧の極性を感知し、パスゲート５９を通り、複数列アレ
イの場合は適切なビット線出力を選択するチップレベル
・マルチプレクサ（図示せず）まで適切な信号を励起す
る。
【００２８】所望の操作が書込みである場合、パスゲー
ト６０のゲートで書込みイネーブル（ＷＥ）信号が立ち
上がり、ビット線５８は書込みバッファによってプラス
またはマイナスの電圧に励起される（記憶すべきデータ
の値に応じて１または０を示す）。この電圧は、選択し
たセルの分極状態を設定する。
ト６０のゲートで書込みイネーブル（ＷＥ）信号が立ち
上がり、ビット線５８は書込みバッファによってプラス
またはマイナスの電圧に励起される（記憶すべきデータ
の値に応じて１または０を示す）。この電圧は、選択し
たセルの分極状態を設定する。
【００２９】上記の数値例では、２５ｆＦという負荷キ
ャパシタンスを想定していた。ただし、実際のキャパシ
タンスは単一ビット線に接続されたセルの数ならびに各
セルのキャパシタンスによって決まることに留意された
い。広範囲の設計が可能であり、一般に１つのチップは
多くのビット線を含むことになる。たとえば、１平方イ
ンチのチップでは、ビット線当たり３２個のセルがある
場合、１００万本のビット線が存在することになるだろ
う。
ャパシタンスを想定していた。ただし、実際のキャパシ
タンスは単一ビット線に接続されたセルの数ならびに各
セルのキャパシタンスによって決まることに留意された
い。広範囲の設計が可能であり、一般に１つのチップは
多くのビット線を含むことになる。たとえば、１平方イ
ンチのチップでは、ビット線当たり３２個のセルがある
場合、１００万本のビット線が存在することになるだろ
う。
【００３０】また、チップからの全データ帯域幅は、共
振プレート５６が励起される周波数と、オフチップで励
起された入出力ピンの数（純粋に設計上の選択の問題）
との積によって決定されることに留意されたい。ほとん
どの強誘電膜は２０ＭＨｚ〜５０ＭＨｚの範囲の共振周
波数を有し、現在のパッケージング技術では１０００本
の入出力ピンが非常に妥当である。上記の例の１００万
本のビット線を１０００個の信号出力に多重化し、その
構造を２０ＭＨｚで共振させた場合、単一チップからの
データ転送速度は毎秒２．５Ｇバイトになるだろう。
振プレート５６が励起される周波数と、オフチップで励
起された入出力ピンの数（純粋に設計上の選択の問題）
との積によって決定されることに留意されたい。ほとん
どの強誘電膜は２０ＭＨｚ〜５０ＭＨｚの範囲の共振周
波数を有し、現在のパッケージング技術では１０００本
の入出力ピンが非常に妥当である。上記の例の１００万
本のビット線を１０００個の信号出力に多重化し、その
構造を２０ＭＨｚで共振させた場合、単一チップからの
データ転送速度は毎秒２．５Ｇバイトになるだろう。
【００３１】２．０μ2／セルを想定すると、１平方イ
ンチのチップは４Ｍバイトを含み、毎秒２．５Ｇバイト
のデータ転送速度ではこのようなチップの内容全体を
１．６ミリ秒で読み取ることになるだろう。したがっ
て、メモリ・システムは、このデータ転送速度で動作す
る場合、このようなチップを数多く含むことができる。
たとえば、このようなチップが６２５個あれば、この転
送速度を１秒間維持できるだろう。
ンチのチップは４Ｍバイトを含み、毎秒２．５Ｇバイト
のデータ転送速度ではこのようなチップの内容全体を
１．６ミリ秒で読み取ることになるだろう。したがっ
て、メモリ・システムは、このデータ転送速度で動作す
る場合、このようなチップを数多く含むことができる。
たとえば、このようなチップが６２５個あれば、この転
送速度を１秒間維持できるだろう。
【００３２】このようなシステムに関連する待ち時間は
共振周波数の逆数に相当することに留意されたい。２０
ＭＨｚでは、待ち時間は５０ミリ秒になる。さらに、こ
のシステムは、ランダム・アクセス機能を提供する。し
たがって、本発明のシステムは、ディスクなどの他の不
揮発性媒体を上回る明確な利点、すなわち、高帯域幅、
低待ち時間、ランダム・アクセス機能をもたらす。
共振周波数の逆数に相当することに留意されたい。２０
ＭＨｚでは、待ち時間は５０ミリ秒になる。さらに、こ
のシステムは、ランダム・アクセス機能を提供する。し
たがって、本発明のシステムは、ディスクなどの他の不
揮発性媒体を上回る明確な利点、すなわち、高帯域幅、
低待ち時間、ランダム・アクセス機能をもたらす。
【００３３】本発明のメモリ・システムは、後述するよ
うに、高容積密度を達成するために、多くのチップと一
緒にパッケージングすることができる。
うに、高容積密度を達成するために、多くのチップと一
緒にパッケージングすることができる。
【００３４】図６は、本発明によるより複雑なメモリ配
置を示している。具体的には、図５に示すチップのうち
の２つを向かい合わせにまとめて配置することにより、
この２つのチップを単一エンティティに結合することが
でき、その結果、単一共振プレート６２はこの２つのチ
ップによって共用される。各メモリ・チップは、それぞ
れ強誘電膜層６４および６５と、強誘電層６６〜６９お
よび７０〜７３を含む複数のメモリ・セルとを含む。層
６６〜６９および７０〜７３は、プレート７４および７
５によって層６４および６５からそれぞれ分離されてい
る。それぞれのプレート７６〜８４は、層６６〜７３用
の第２の境界をそれぞれ提供する。セル６６〜６９は、
図５に関連して説明したようにセンス増幅器８５および
書込みバッファ８６により読取り／書込みを行うことが
できる。セル７０〜７３は、同様にセンス増幅器８７お
よび書込みバッファ８８により読取り／書込みを行うこ
とができる。この構造の容量は単一チップの容量の２倍
である。
置を示している。具体的には、図５に示すチップのうち
の２つを向かい合わせにまとめて配置することにより、
この２つのチップを単一エンティティに結合することが
でき、その結果、単一共振プレート６２はこの２つのチ
ップによって共用される。各メモリ・チップは、それぞ
れ強誘電膜層６４および６５と、強誘電層６６〜６９お
よび７０〜７３を含む複数のメモリ・セルとを含む。層
６６〜６９および７０〜７３は、プレート７４および７
５によって層６４および６５からそれぞれ分離されてい
る。それぞれのプレート７６〜８４は、層６６〜７３用
の第２の境界をそれぞれ提供する。セル６６〜６９は、
図５に関連して説明したようにセンス増幅器８５および
書込みバッファ８６により読取り／書込みを行うことが
できる。セル７０〜７３は、同様にセンス増幅器８７お
よび書込みバッファ８８により読取り／書込みを行うこ
とができる。この構造の容量は単一チップの容量の２倍
である。
【００３５】図７は、タワー構成になるようにまとめて
積み重ねた複数の図６の構造を示している。ただし、現
行チップの厚さは通常１００ミクロン〜３００ミクロン
の範囲であり、必要であれば、チップはより高いコスト
でかなり薄い寸法（たとえば、１０ミクロン）まで研削
することができることに留意されたい。したがって、２
層の強誘電膜を備えた図５に示すような単一チップは、
特殊な機械加工または処理ステップを一切使用せずに容
易かつ経済的に１２５ミクロンの厚さにすることができ
る。ただし、このようなチップからなる厚さ１インチの
スタックは、立方インチ当たり８００Ｍバイトの容積密
度に対応して２００個のチップを含むことに留意された
い。また、複数のこのような構造が１つのボックスにパ
ックされ、並列に敷設されている場合、単一の立方フィ
ートのボックスは１テラバイト以上の不揮発性記憶域を
保持し、ファン（必要な場合）および電源のために容積
の３０％が残されることに留意されたい。これは、３フ
ィート×４フィート×８フィートのラックが１００テラ
バイトを収容することができ、このようなラックが１０
個あれば１ペタバイトを保持できることを意味する。こ
れは、データベースのすべての部分に対してＤＲＡＭ程
度の待ち時間で使用可能な大規模データベース全体を不
揮発性記憶域上に有することに相当する。
積み重ねた複数の図６の構造を示している。ただし、現
行チップの厚さは通常１００ミクロン〜３００ミクロン
の範囲であり、必要であれば、チップはより高いコスト
でかなり薄い寸法（たとえば、１０ミクロン）まで研削
することができることに留意されたい。したがって、２
層の強誘電膜を備えた図５に示すような単一チップは、
特殊な機械加工または処理ステップを一切使用せずに容
易かつ経済的に１２５ミクロンの厚さにすることができ
る。ただし、このようなチップからなる厚さ１インチの
スタックは、立方インチ当たり８００Ｍバイトの容積密
度に対応して２００個のチップを含むことに留意された
い。また、複数のこのような構造が１つのボックスにパ
ックされ、並列に敷設されている場合、単一の立方フィ
ートのボックスは１テラバイト以上の不揮発性記憶域を
保持し、ファン（必要な場合）および電源のために容積
の３０％が残されることに留意されたい。これは、３フ
ィート×４フィート×８フィートのラックが１００テラ
バイトを収容することができ、このようなラックが１０
個あれば１ペタバイトを保持できることを意味する。こ
れは、データベースのすべての部分に対してＤＲＡＭ程
度の待ち時間で使用可能な大規模データベース全体を不
揮発性記憶域上に有することに相当する。
【００３６】さらに、各ラックは、チップ当たり単一入
出力ピンしかない場合でも２０ＭＨｚ〜５０ＭＨｚの速
度でサイクル当たり数百ページに対応する帯域幅を容易
に提供することができ、５０ナノ秒の範囲内の待ち時間
でこのようなページを提供できるだろう。このデータ転
送速度は実際には、ラックから敷設可能なワイヤの数に
よって制限される。確かに、サイクル当たり１ページで
あれば、非常に実行しやすいものである。
出力ピンしかない場合でも２０ＭＨｚ〜５０ＭＨｚの速
度でサイクル当たり数百ページに対応する帯域幅を容易
に提供することができ、５０ナノ秒の範囲内の待ち時間
でこのようなページを提供できるだろう。このデータ転
送速度は実際には、ラックから敷設可能なワイヤの数に
よって制限される。確かに、サイクル当たり１ページで
あれば、非常に実行しやすいものである。
【００３７】次に、図８〜１６に関連して本発明による
チップの構築に関連する処理ステップを説明する。図８
〜１４は、そのプロセスの様々な段階におけるチップの
平面図および側面断面図である。図１５〜１６は、他の
プロセス段階の側面断面図である。
チップの構築に関連する処理ステップを説明する。図８
〜１４は、そのプロセスの様々な段階におけるチップの
平面図および側面断面図である。図１５〜１６は、他の
プロセス段階の側面断面図である。
【００３８】このプロセスは、図８の平面図および側面
断面図に示すように、メモリ・チップの構築に続いて始
まる。図示の通り、メモリ・チップ構築プロセスの最終
処理ステップに続いて、チップの表面は、適切に配置さ
れサイジングされた金属パッドとともにＳｉＯ２でプレ
ーナ化される。図８の平面図を参照すると、内部矩形ア
レイ内の１つのパッドは各ビット用に機能する（第１の
金属プレート）。示されているように接地ピンがビット
・アレイの周りに配置され、いくつかの接地ピンはビッ
ト・アレイの内部にも配置することができる。接地ピン
は第１の強誘電層の接地電極に接続されることになる。
ＡＣパッドは、第１の強誘電層の第２の電極に接続され
るが、図示の通り、接地パッドの外部に配置されてい
る。
断面図に示すように、メモリ・チップの構築に続いて始
まる。図示の通り、メモリ・チップ構築プロセスの最終
処理ステップに続いて、チップの表面は、適切に配置さ
れサイジングされた金属パッドとともにＳｉＯ２でプレ
ーナ化される。図８の平面図を参照すると、内部矩形ア
レイ内の１つのパッドは各ビット用に機能する（第１の
金属プレート）。示されているように接地ピンがビット
・アレイの周りに配置され、いくつかの接地ピンはビッ
ト・アレイの内部にも配置することができる。接地ピン
は第１の強誘電層の接地電極に接続されることになる。
ＡＣパッドは、第１の強誘電層の第２の電極に接続され
るが、図示の通り、接地パッドの外部に配置されてい
る。
【００３９】入出力パッドはチップの外周に沿って配置
されている。各活動入出力パッドの隣には、ブランク
（浮動）パッドが存在する。このようなブランク・パッ
ドは、２つのチップ間にフリップチップ・ボンディング
を形成するのに役立ち、フリップチップ・ボンドのデバ
イスへのワイヤ・ボンドを形成するのに役立つ。この金
属パッド（多くの場合、Ｐｔ／Ｔｉ合金）の組成は、使
用した強誘電物質との適切な電極接点を形成し、シリコ
ン技術に適合するように選択される。
されている。各活動入出力パッドの隣には、ブランク
（浮動）パッドが存在する。このようなブランク・パッ
ドは、２つのチップ間にフリップチップ・ボンディング
を形成するのに役立ち、フリップチップ・ボンドのデバ
イスへのワイヤ・ボンドを形成するのに役立つ。この金
属パッド（多くの場合、Ｐｔ／Ｔｉ合金）の組成は、使
用した強誘電物質との適切な電極接点を形成し、シリコ
ン技術に適合するように選択される。
【００４０】次に図９を参照すると、このプロセスの次
のステップは、好ましくはスピンコーティングにより、
プレーナ化したウェハ表面上に所望の厚さの第１の強誘
電層を付着することである。所与の付着速度、付着温
度、強誘電膜の構造またはタイプ（有機など）が好まし
い場合、他の付着技法（化学的気相付着法または物理蒸
着法など）も使用することができる。（W. Wersingおよ
びR. BruchhausによるSPIE Vol.2364、１２ページ、１
９９４年を参照されたい。）第１の強誘電層の厚さは、
デバイスを操作するための切替え電圧ならびに使用した
強誘電物質の分極状態を切り替えるために必要な臨界磁
界（Ｅｃ）によって決定される。Ｅｃ＝１００ｋＶ／ｃ
ｍであり、切替え電圧が２．５Ｖである場合、第１の強
誘電膜の厚さは０．００００２５ｃｍ、すなわち、２５
０ｎｍになるだろう。
のステップは、好ましくはスピンコーティングにより、
プレーナ化したウェハ表面上に所望の厚さの第１の強誘
電層を付着することである。所与の付着速度、付着温
度、強誘電膜の構造またはタイプ（有機など）が好まし
い場合、他の付着技法（化学的気相付着法または物理蒸
着法など）も使用することができる。（W. Wersingおよ
びR. BruchhausによるSPIE Vol.2364、１２ページ、１
９９４年を参照されたい。）第１の強誘電層の厚さは、
デバイスを操作するための切替え電圧ならびに使用した
強誘電物質の分極状態を切り替えるために必要な臨界磁
界（Ｅｃ）によって決定される。Ｅｃ＝１００ｋＶ／ｃ
ｍであり、切替え電圧が２．５Ｖである場合、第１の強
誘電膜の厚さは０．００００２５ｃｍ、すなわち、２５
０ｎｍになるだろう。
【００４１】次に図１０を参照すると、第１の強誘電層
の付着および初期アニーリング後、接地金属パッドの位
置の上に標準的なリソグラフィ・プロセスで接点ホール
９００が開けられる。好ましいことに、接点ホールは、
ウェハ上で回転させたフォトマスクを使用して湿式エッ
チングが施される。
の付着および初期アニーリング後、接地金属パッドの位
置の上に標準的なリソグラフィ・プロセスで接点ホール
９００が開けられる。好ましいことに、接点ホールは、
ウェハ上で回転させたフォトマスクを使用して湿式エッ
チングが施される。
【００４２】図１１を参照すると、次に第２の金属電極
膜（Ｍ＿２）が矩形形状の第１の強誘電膜上に付着さ
れ、接地接点ホールの外部エッジまで延びている。この
プロセスでは、第１の強誘電膜の上の第２の金属層とチ
ップの第１の金属接地パッドとの間で接触が行われる。
膜（Ｍ＿２）が矩形形状の第１の強誘電膜上に付着さ
れ、接地接点ホールの外部エッジまで延びている。この
プロセスでは、第１の強誘電膜の上の第２の金属層とチ
ップの第１の金属接地パッドとの間で接触が行われる。
【００４３】図１２を参照すると、次に強誘電膜の第２
の層が付着され、第２の金属層（Ｍ２）と第１の強誘電
層の一部を覆い、Ｍ２で覆われた領域を超えて延びてい
る。第２の強誘電膜の厚さは、所望の周波数範囲内の共
振周波数でまたはその外側で適切かつ安定した励起を行
うように調整される。第２の強誘電層の厚さは、第１の
強誘電層の数倍になるものと予想される。その場合、
（切替え電圧の大きさの）励起ＡＣ電圧により第２の強
誘電膜でわずかな分極変調が発生し、その結果、圧電励
起がさらに安定し、電力消費量が低下する可能性があ
る。第２の強誘電層の付着に続いて、第２のサーマル・
アニーリング・ステップが行われる。
の層が付着され、第２の金属層（Ｍ２）と第１の強誘電
層の一部を覆い、Ｍ２で覆われた領域を超えて延びてい
る。第２の強誘電膜の厚さは、所望の周波数範囲内の共
振周波数でまたはその外側で適切かつ安定した励起を行
うように調整される。第２の強誘電層の厚さは、第１の
強誘電層の数倍になるものと予想される。その場合、
（切替え電圧の大きさの）励起ＡＣ電圧により第２の強
誘電膜でわずかな分極変調が発生し、その結果、圧電励
起がさらに安定し、電力消費量が低下する可能性があ
る。第２の強誘電層の付着に続いて、第２のサーマル・
アニーリング・ステップが行われる。
【００４４】図１３を参照すると、接点ホール１２００
は、対応するＡＣパッド位置で第２および第１の強誘電
層を貫通するエッチングが施される。このようなバイア
により、ＡＣパッドと第２の強誘電膜の第２の（ドライ
バ）電極との間で接触が行われることになる。
は、対応するＡＣパッド位置で第２および第１の強誘電
層を貫通するエッチングが施される。このようなバイア
により、ＡＣパッドと第２の強誘電膜の第２の（ドライ
バ）電極との間で接触が行われることになる。
【００４５】図１４を参照すると、次に金属の第３の層
（Ｍ＿３）が第２の強誘電膜の上に付着され、ＡＣピン
・バイアの外部エッジまで延びる領域を覆う。前に作成
したバイアにより、第３の金属層Ｍ３と第１の金属ＡＣ
励起パッドとの間で接触が行われる。
（Ｍ＿３）が第２の強誘電膜の上に付着され、ＡＣピン
・バイアの外部エッジまで延びる領域を覆う。前に作成
したバイアにより、第３の金属層Ｍ３と第１の金属ＡＣ
励起パッドとの間で接触が行われる。
【００４６】図１５を参照すると、次の処理ステップで
は、第３の金属層の境界を超えて延びる第１および第２
の強誘電層の領域がエッチングで除去される。このステ
ップ後、元のチップ上の第１の金属入出力およびブラン
ク・パッドが再びアクセス可能になる。
は、第３の金属層の境界を超えて延びる第１および第２
の強誘電層の領域がエッチングで除去される。このステ
ップ後、元のチップ上の第１の金属入出力およびブラン
ク・パッドが再びアクセス可能になる。
【００４７】図１６を参照すると、次の処理ステップで
は、（第３の金属膜上のより小さいサイズのハンダボー
ルまたはハンダ膜とともに）ハンダボール１５００が第
１の金属ＡＣおよびブランク・パッドに取り付けられ、
フリップチップボンディングが行われる。ただし、２つ
のチップがボンディングのために互いに向かい合う場
合、各活動入出力パッドがブランク・パッドに面し、ま
たその逆になることに留意されたい。適切な温度では、
Ｍ３層同士が接触し、２つのチップが同時に溶融するま
で、２つのチップがまとめて押される。
は、（第３の金属膜上のより小さいサイズのハンダボー
ルまたはハンダ膜とともに）ハンダボール１５００が第
１の金属ＡＣおよびブランク・パッドに取り付けられ、
フリップチップボンディングが行われる。ただし、２つ
のチップがボンディングのために互いに向かい合う場
合、各活動入出力パッドがブランク・パッドに面し、ま
たその逆になることに留意されたい。適切な温度では、
Ｍ３層同士が接触し、２つのチップが同時に溶融するま
で、２つのチップがまとめて押される。
【００４８】ただし、上記の特殊なフリップチップ・ボ
ンディング技法では、活動入出力パッドが反対側のチッ
プ上のブランク・パッドにボンディングされ、強度を増
すだけでなく、容易なワイヤボンディング・サイトと、
側面搭載チップの積み重ねの可能性ももたらすことに留
意されたい。
ンディング技法では、活動入出力パッドが反対側のチッ
プ上のブランク・パッドにボンディングされ、強度を増
すだけでなく、容易なワイヤボンディング・サイトと、
側面搭載チップの積み重ねの可能性ももたらすことに留
意されたい。
【００４９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５０】（１）第１および第２の導電プレートと、
前記第１および第２のプレートの間に配置された第１の
強誘電膜と、分極状態読取り回路とを含むセル内に分極
状態を記憶し読み取るための方法において、前記第１の
膜を横切る電界を生成し、それにより必要に応じて前記
第１の膜内にプラスまたはマイナスの分極を発生するよ
うに、前記第１の金属プレートを第１の電位に接続し、
前記第２の金属プレートを第２の電位に設定することに
より、前記第１の強誘電膜の両端間に電圧を印加するス
テップを含む前記セルへの前記分極状態の記憶と、前記
第１のプレートと第３の導電プレートとの間に第２の強
誘電膜を設けるステップと、前記第２の金属プレートを
第３の電位に設定し、前記第３の金属プレートを第４の
電位に設定し、それにより前記第２の金属プレートを介
して前記第２の強誘電膜内で圧力を誘導し、それが前記
第１の強誘電膜に力を行使し、それにより前記第１の強
誘電膜に記憶された分極に対応する極性を有する前記第
１の金属プレート上で電圧を発生することにより、前記
第２の強誘電膜を横切る電界を印加するステップとを含
む前記分極状態の読取りとを含む方法。 （２）第１および第２の表面を有する強誘電膜に複数の
分極状態を記憶するための方法において、各状態が前記
強誘電膜内の複数の空間領域の両端間に印加された複数
の分極状態の１つに対応し、前記空間領域のそれぞれが
１ビットのデータに対応し、上部表面と下部表面とを有
する強誘電物質の層を含むデータ記憶構造を設けるステ
ップであって、前記層の前記上部表面上の物質内に複数
のデータ・ビット位置を定義するために複数の第１の金
属プレートが前記層の前記上部表面に付着されるステッ
プと、前記下部表面上に配置された第２の金属プレート
を設けるステップと、前記第２の金属プレートを基準電
圧に接続し、前記特定の第１の金属プレートに対応する
前記強誘電膜内に前記空間領域のプラスまたはマイナス
の分極を発生するように前記特定のセル内に記憶すべき
データ・ビットの値に対応して前記第１の金属プレート
のそれぞれをプラスまたはマイナスの電圧源に接続する
ことにより、前記強誘電膜の両端間に電圧を印加するス
テップとを含む方法。 （３）前記第２の金属プレートが第１および第２の強誘
電物質層を分離するように、前記第２の金属プレートの
表面上に第２の強誘電物質層を設けるステップと、第２
の強誘電物質層が前記第２のおよび第３の金属プレート
を分離するように、前記第２の強誘電膜の表面上に第３
の金属プレートを設けるステップと、前記第２の金属プ
レートを一定の基準電圧に維持し、前記第２の強誘電膜
の両端間に電圧を印加し、それにより前記第１の強誘電
膜の前記空間領域に記憶された分極に対応して前記第１
および第２の金属プレート間に電位差を誘導する前記第
２の金属を介して前記第１の強誘電膜に力を行使する圧
力を強誘電物質の前記第２の層内で生成するステップと
を含む、記憶済みビットを読み取るステップをさらに含
む、上記（２）に記載の方法。 （４）前記第３の金属プレートを電圧源に結合すること
により、前記第２の膜の両端間に電圧が印加される、上
記（３）に記載の方法。 （５）前記第３の金属プレートに結合される前記電圧源
が、前記第２の強誘電膜を共振させる周期的なパルスで
ある、上記（４）に記載の方法。 （６）前記分極を記憶し読み取るステップを容易にする
回路を含むシリコン構造を設けるステップをさらに含
み、前記シリコン構造が前記第１の金属プレートに接続
される、上記（３）に記載の方法。 （７）前記第３の金属プレートに印加される前記電圧源
が、前記第２の強誘電膜を共振させる周期的なパルスで
ある、上記（６）に記載の方法。 （８）前記第３の金属プレートを介して２つの独立した
強誘電膜から同時に分極状態を読み取ることをさらに含
む、上記（７）に記載の方法。 （９）２つの金属プレート間にサンドイッチ状になって
いる強誘電膜と、前記強誘電膜の両端間に記憶すべきデ
ータの値に対応する極性の電圧を印加するために前記金
属プレートの両端間に結合されたデータ記憶手段とを含
む不揮発性記憶装置。 （１０）前記記憶装置に記憶されたデータを読み取るた
めの手段をさらに含み、前記読取り手段が前記第１の膜
と金属プレートを共用する第２の強誘電膜を含み、それ
を介して前記第２の強誘電膜の両端間に電圧を印加可能
な第３の金属プレートをその上に有し、前記印加電圧に
より前記第２の強誘電膜の膨張が発生し、前記膨張が前
記第１の強誘電膜に圧力を行使し、前記圧力が前記第１
の強誘電膜の両端間に電圧を誘導し、前記電圧が前記デ
ータの値を示し、前記膜内に最初に記憶された分極に対
応する極性を有する、上記（９）に記載の記憶装置。 （１１）強誘電膜の一方の表面上の複数の第１の金属プ
レートの第２の面と強誘電膜の第２の表面上の第２の金
属プレートの第１の面との間にサンドイッチ状になって
おり、各第１の金属プレート間の強誘電物質の各領域が
記憶セルを構成する強誘電膜と、複数の異なる不揮発状
態を各セル内に記憶し、前記記憶済み状態を読み取るた
めの手段とを含み、前記複数の状態がそれぞれが２つの
分極の１つを有する複数のビットに対応し、前記記憶手
段が、前記第２の金属プレートを基準電圧に接続、前記
複数の第１の金属プレートを前記基準電圧に対してプラ
スまたはマイナスの電圧源に接続するための手段を含
み、前記読取り手段が、前記第２の金属プレートの第２
の面と第３の金属プレートの第１の面との間にサンドイ
ッチ状になっている第２の強誘電膜を含み、前記第２の
金属プレートが前記基準電圧に接続され、前記第３の金
属プレートを介して前記第２の強誘電膜の両端間に電圧
を印加するための手段をさらに含み、前記印加電圧が前
記第２の強誘電膜内で圧力を誘導し、前記圧力が前記第
１の強誘電膜に力を行使し、前記力の結果、前記第１の
強誘電膜を横切る局部領域電圧が発生し、前記局部領域
電圧のそれぞれが前記膜の前記局部領域に最初に記憶さ
れたビットの分極に対応する極性を有する、メモリ・デ
バイス。 （１２）前記第３の金属プレートを介して印加される前
記電圧が、前記第２の強誘電膜を共振させる周期的なパ
ルスである、上記（１１）に記載のメモリ・デバイス。 （１３）シリコン・チップに埋め込まれた回路をさらに
含み、前記回路が前記第１の強誘電膜に分極状態を書き
込み読み取るための手段を含み、前記チップが前記第１
の金属プレートの前記第１の面に接続される、上記（１
１）に記載のメモリ・デバイス。 （１４）前記回路がセンス増幅器と書込みバッファを含
み、複数の前記第１の金属プレートがパスゲートにより
複数のビット線に接続され、前記パスゲートが複数のワ
ード線によって操作され、前記ワード線がアドレス・デ
コード回路によって制御され、前記チップから出力信号
を供給するために前記ビット線が追加のアドレス・デコ
ード回路によって多重化される、上記（１３）に記載の
メモリ・デバイス。 （１５）記憶済みビットを読み取るために前記第３の金
属プレートに接続される前記電圧源が、前記第２の強誘
電膜を共振させる周期的なパルスである、上記（１４）
に記載のメモリ・デバイス。 （１６）それぞれが上記（１１）に記載のメモリ・デバ
イスを含む２つのチップを含み、前記第３の金属プレー
トが両方のチップに共通の単一プレートになり、前記チ
ップ出力信号が２つのチップのエッジでアクセス可能に
なるように、前記２つのチップが向かい合わせに互いに
上に積み重ねられている、記憶システム。 （１７）記憶済みビットを読み取るために前記第３の金
属プレートに接続される前記電圧源が、前記第２の強誘
電膜を共振させる周期的なパルスである、上記（１６）
に記載の記憶システム。 （１８）複数のサブシステム手段を含み、前記サブシス
テム手段のそれぞれが上記（１７）に記載の記憶システ
ムであり、前記サブシステムが積み重ねられ、広域並列
データ出力を含む、メモリ・システム。 （１９）複数のサブシステム手段を含み、前記サブシス
テム手段のそれぞれが上記（１７）に記載の記憶システ
ムであり、前記サブシステムがまとめてパッケージング
され、広域並列データ出力を供給する、メモリ・システ
ム。 （２０）不揮発性メモリ・システムを製造する方法にお
いて、前記不揮発性メモリ・システムを操作するように
構成されたセンス増幅器と、書込みバッファと、多重化
回路とを含む集積回路チップを構築するステップと、前
記チップ上に複数の第１の金属パッドをパターン形成す
るステップであって、前記パッドのそれぞれが前記チッ
プ上の前記回路に接続されるステップと、前記第１の金
属パッドのパターンの上に第１の強誘電膜層を付着する
ステップと、前記第１の強誘電膜に接点ホールを開ける
ステップと、前記第１の層の上に第２の金属層を付着
し、前記接点ホールにより前記第１の金属パッドへの接
点を形成するステップと、前記第２の金属層の上に第２
の強誘電膜層を付着するステップと、前記第２の強誘電
膜層の上に第３の金属層を付着し、前記第１の金属ＡＣ
パッドへの接点を形成するステップと、前記第３の金属
膜の境界を超えて延びる前記第２および第１の強誘電膜
をエッチングで除去するステップとを含む方法。 （２１）活動パッドとブランク入出力パッドとの間のハ
ンダボールにより、上記（２０）に記載のプロセスを使
用して構築したチップ対をフリップチップ・ボンディン
グするステップと、チップ内接続および外部接続のため
にワイヤ・ボンディングするステップとをさらに含む、
上記（２０）に記載の方法。 （２２）メモリ・セルに記憶されたデータの値を読み取
るための方法において、前記メモリ・セルが１対のプレ
ートとその間の強誘電物質とを含み、前記強誘電物質の
極性が前記データの値を示し、前記プレートの一方で電
荷を誘導するために前記強誘電膜に機械力を加えるステ
ップであって、前記電荷が前記強誘電物質の極性を示す
ステップと、前記一方のプレート上の電荷を感知するス
テップとを含む方法。 （２３）第１および第２のプレートとその間の強誘電物
質とを含むメモリ・セルと、前記メモリ・セルにデータ
を書き込むための回路手段であって、前記強誘電物質内
に所望の極性を設定するために前記強誘電物質を横切る
電界を印加するための回路を含み、前記極性が前記デー
タの値を決定する回路手段と、前記強誘電物質の分極
と、したがって前記データの値とを示す電荷の蓄積を前
記プレートの一方の上に誘導するために、前記強誘電物
質に機械力を加えるための手段とを含む装置。 （２４）前記一方のプレート上に蓄積された電荷を感知
するための感知手段をさらに含む、上記（２３）に記載
の装置。
前記第１および第２のプレートの間に配置された第１の
強誘電膜と、分極状態読取り回路とを含むセル内に分極
状態を記憶し読み取るための方法において、前記第１の
膜を横切る電界を生成し、それにより必要に応じて前記
第１の膜内にプラスまたはマイナスの分極を発生するよ
うに、前記第１の金属プレートを第１の電位に接続し、
前記第２の金属プレートを第２の電位に設定することに
より、前記第１の強誘電膜の両端間に電圧を印加するス
テップを含む前記セルへの前記分極状態の記憶と、前記
第１のプレートと第３の導電プレートとの間に第２の強
誘電膜を設けるステップと、前記第２の金属プレートを
第３の電位に設定し、前記第３の金属プレートを第４の
電位に設定し、それにより前記第２の金属プレートを介
して前記第２の強誘電膜内で圧力を誘導し、それが前記
第１の強誘電膜に力を行使し、それにより前記第１の強
誘電膜に記憶された分極に対応する極性を有する前記第
１の金属プレート上で電圧を発生することにより、前記
第２の強誘電膜を横切る電界を印加するステップとを含
む前記分極状態の読取りとを含む方法。 （２）第１および第２の表面を有する強誘電膜に複数の
分極状態を記憶するための方法において、各状態が前記
強誘電膜内の複数の空間領域の両端間に印加された複数
の分極状態の１つに対応し、前記空間領域のそれぞれが
１ビットのデータに対応し、上部表面と下部表面とを有
する強誘電物質の層を含むデータ記憶構造を設けるステ
ップであって、前記層の前記上部表面上の物質内に複数
のデータ・ビット位置を定義するために複数の第１の金
属プレートが前記層の前記上部表面に付着されるステッ
プと、前記下部表面上に配置された第２の金属プレート
を設けるステップと、前記第２の金属プレートを基準電
圧に接続し、前記特定の第１の金属プレートに対応する
前記強誘電膜内に前記空間領域のプラスまたはマイナス
の分極を発生するように前記特定のセル内に記憶すべき
データ・ビットの値に対応して前記第１の金属プレート
のそれぞれをプラスまたはマイナスの電圧源に接続する
ことにより、前記強誘電膜の両端間に電圧を印加するス
テップとを含む方法。 （３）前記第２の金属プレートが第１および第２の強誘
電物質層を分離するように、前記第２の金属プレートの
表面上に第２の強誘電物質層を設けるステップと、第２
の強誘電物質層が前記第２のおよび第３の金属プレート
を分離するように、前記第２の強誘電膜の表面上に第３
の金属プレートを設けるステップと、前記第２の金属プ
レートを一定の基準電圧に維持し、前記第２の強誘電膜
の両端間に電圧を印加し、それにより前記第１の強誘電
膜の前記空間領域に記憶された分極に対応して前記第１
および第２の金属プレート間に電位差を誘導する前記第
２の金属を介して前記第１の強誘電膜に力を行使する圧
力を強誘電物質の前記第２の層内で生成するステップと
を含む、記憶済みビットを読み取るステップをさらに含
む、上記（２）に記載の方法。 （４）前記第３の金属プレートを電圧源に結合すること
により、前記第２の膜の両端間に電圧が印加される、上
記（３）に記載の方法。 （５）前記第３の金属プレートに結合される前記電圧源
が、前記第２の強誘電膜を共振させる周期的なパルスで
ある、上記（４）に記載の方法。 （６）前記分極を記憶し読み取るステップを容易にする
回路を含むシリコン構造を設けるステップをさらに含
み、前記シリコン構造が前記第１の金属プレートに接続
される、上記（３）に記載の方法。 （７）前記第３の金属プレートに印加される前記電圧源
が、前記第２の強誘電膜を共振させる周期的なパルスで
ある、上記（６）に記載の方法。 （８）前記第３の金属プレートを介して２つの独立した
強誘電膜から同時に分極状態を読み取ることをさらに含
む、上記（７）に記載の方法。 （９）２つの金属プレート間にサンドイッチ状になって
いる強誘電膜と、前記強誘電膜の両端間に記憶すべきデ
ータの値に対応する極性の電圧を印加するために前記金
属プレートの両端間に結合されたデータ記憶手段とを含
む不揮発性記憶装置。 （１０）前記記憶装置に記憶されたデータを読み取るた
めの手段をさらに含み、前記読取り手段が前記第１の膜
と金属プレートを共用する第２の強誘電膜を含み、それ
を介して前記第２の強誘電膜の両端間に電圧を印加可能
な第３の金属プレートをその上に有し、前記印加電圧に
より前記第２の強誘電膜の膨張が発生し、前記膨張が前
記第１の強誘電膜に圧力を行使し、前記圧力が前記第１
の強誘電膜の両端間に電圧を誘導し、前記電圧が前記デ
ータの値を示し、前記膜内に最初に記憶された分極に対
応する極性を有する、上記（９）に記載の記憶装置。 （１１）強誘電膜の一方の表面上の複数の第１の金属プ
レートの第２の面と強誘電膜の第２の表面上の第２の金
属プレートの第１の面との間にサンドイッチ状になって
おり、各第１の金属プレート間の強誘電物質の各領域が
記憶セルを構成する強誘電膜と、複数の異なる不揮発状
態を各セル内に記憶し、前記記憶済み状態を読み取るた
めの手段とを含み、前記複数の状態がそれぞれが２つの
分極の１つを有する複数のビットに対応し、前記記憶手
段が、前記第２の金属プレートを基準電圧に接続、前記
複数の第１の金属プレートを前記基準電圧に対してプラ
スまたはマイナスの電圧源に接続するための手段を含
み、前記読取り手段が、前記第２の金属プレートの第２
の面と第３の金属プレートの第１の面との間にサンドイ
ッチ状になっている第２の強誘電膜を含み、前記第２の
金属プレートが前記基準電圧に接続され、前記第３の金
属プレートを介して前記第２の強誘電膜の両端間に電圧
を印加するための手段をさらに含み、前記印加電圧が前
記第２の強誘電膜内で圧力を誘導し、前記圧力が前記第
１の強誘電膜に力を行使し、前記力の結果、前記第１の
強誘電膜を横切る局部領域電圧が発生し、前記局部領域
電圧のそれぞれが前記膜の前記局部領域に最初に記憶さ
れたビットの分極に対応する極性を有する、メモリ・デ
バイス。 （１２）前記第３の金属プレートを介して印加される前
記電圧が、前記第２の強誘電膜を共振させる周期的なパ
ルスである、上記（１１）に記載のメモリ・デバイス。 （１３）シリコン・チップに埋め込まれた回路をさらに
含み、前記回路が前記第１の強誘電膜に分極状態を書き
込み読み取るための手段を含み、前記チップが前記第１
の金属プレートの前記第１の面に接続される、上記（１
１）に記載のメモリ・デバイス。 （１４）前記回路がセンス増幅器と書込みバッファを含
み、複数の前記第１の金属プレートがパスゲートにより
複数のビット線に接続され、前記パスゲートが複数のワ
ード線によって操作され、前記ワード線がアドレス・デ
コード回路によって制御され、前記チップから出力信号
を供給するために前記ビット線が追加のアドレス・デコ
ード回路によって多重化される、上記（１３）に記載の
メモリ・デバイス。 （１５）記憶済みビットを読み取るために前記第３の金
属プレートに接続される前記電圧源が、前記第２の強誘
電膜を共振させる周期的なパルスである、上記（１４）
に記載のメモリ・デバイス。 （１６）それぞれが上記（１１）に記載のメモリ・デバ
イスを含む２つのチップを含み、前記第３の金属プレー
トが両方のチップに共通の単一プレートになり、前記チ
ップ出力信号が２つのチップのエッジでアクセス可能に
なるように、前記２つのチップが向かい合わせに互いに
上に積み重ねられている、記憶システム。 （１７）記憶済みビットを読み取るために前記第３の金
属プレートに接続される前記電圧源が、前記第２の強誘
電膜を共振させる周期的なパルスである、上記（１６）
に記載の記憶システム。 （１８）複数のサブシステム手段を含み、前記サブシス
テム手段のそれぞれが上記（１７）に記載の記憶システ
ムであり、前記サブシステムが積み重ねられ、広域並列
データ出力を含む、メモリ・システム。 （１９）複数のサブシステム手段を含み、前記サブシス
テム手段のそれぞれが上記（１７）に記載の記憶システ
ムであり、前記サブシステムがまとめてパッケージング
され、広域並列データ出力を供給する、メモリ・システ
ム。 （２０）不揮発性メモリ・システムを製造する方法にお
いて、前記不揮発性メモリ・システムを操作するように
構成されたセンス増幅器と、書込みバッファと、多重化
回路とを含む集積回路チップを構築するステップと、前
記チップ上に複数の第１の金属パッドをパターン形成す
るステップであって、前記パッドのそれぞれが前記チッ
プ上の前記回路に接続されるステップと、前記第１の金
属パッドのパターンの上に第１の強誘電膜層を付着する
ステップと、前記第１の強誘電膜に接点ホールを開ける
ステップと、前記第１の層の上に第２の金属層を付着
し、前記接点ホールにより前記第１の金属パッドへの接
点を形成するステップと、前記第２の金属層の上に第２
の強誘電膜層を付着するステップと、前記第２の強誘電
膜層の上に第３の金属層を付着し、前記第１の金属ＡＣ
パッドへの接点を形成するステップと、前記第３の金属
膜の境界を超えて延びる前記第２および第１の強誘電膜
をエッチングで除去するステップとを含む方法。 （２１）活動パッドとブランク入出力パッドとの間のハ
ンダボールにより、上記（２０）に記載のプロセスを使
用して構築したチップ対をフリップチップ・ボンディン
グするステップと、チップ内接続および外部接続のため
にワイヤ・ボンディングするステップとをさらに含む、
上記（２０）に記載の方法。 （２２）メモリ・セルに記憶されたデータの値を読み取
るための方法において、前記メモリ・セルが１対のプレ
ートとその間の強誘電物質とを含み、前記強誘電物質の
極性が前記データの値を示し、前記プレートの一方で電
荷を誘導するために前記強誘電膜に機械力を加えるステ
ップであって、前記電荷が前記強誘電物質の極性を示す
ステップと、前記一方のプレート上の電荷を感知するス
テップとを含む方法。 （２３）第１および第２のプレートとその間の強誘電物
質とを含むメモリ・セルと、前記メモリ・セルにデータ
を書き込むための回路手段であって、前記強誘電物質内
に所望の極性を設定するために前記強誘電物質を横切る
電界を印加するための回路を含み、前記極性が前記デー
タの値を決定する回路手段と、前記強誘電物質の分極
と、したがって前記データの値とを示す電荷の蓄積を前
記プレートの一方の上に誘導するために、前記強誘電物
質に機械力を加えるための手段とを含む装置。 （２４）前記一方のプレート上に蓄積された電荷を感知
するための感知手段をさらに含む、上記（２３）に記載
の装置。
【図１】それぞれが異なる分極を示す強誘電膜の２通り
の図である。
の図である。
【図２】膜の両端間に印加された電界の関数として図１
の回路の関連分極ヒステリシスを示すグラフである。
の回路の関連分極ヒステリシスを示すグラフである。
【図３】それぞれが異なる分極を示す強誘電膜の２通り
の図であり、膜上の機械圧力によって膜を通って電圧が
誘導され、その結果の電圧の極性が膜の分極に対応す
る。
の図であり、膜上の機械圧力によって膜を通って電圧が
誘導され、その結果の電圧の極性が膜の分極に対応す
る。
【図４】セル同士が正反対の分極を有する強誘電膜から
作成した２つの隣接セルと、図３に示すようにその対に
機械圧力を提供するために使用する他の強誘電膜とを含
むシステムを示す図であり、圧力メカニズムによって誘
導された電圧の極性が各セルの分極極性に対応すること
を示す。
作成した２つの隣接セルと、図３に示すようにその対に
機械圧力を提供するために使用する他の強誘電膜とを含
むシステムを示す図であり、圧力メカニズムによって誘
導された電圧の極性が各セルの分極極性に対応すること
を示す。
【図５】第２の膜の両端間に印加された振動電圧に応答
して振動する膜が複数のセルの上にある複数の隣接強誘
電セルを含むシステムを示す図である。セルと膜がシリ
コン表面上で統合され、分極状態を記憶または感知する
ために使用可能な回路を複数のセルが共用し、各セルが
パスゲートによりこの共通回路に結合され、したがっ
て、各セルがこの共通回路による記憶または感知のため
に個別に選択可能であることをさらに示している。
して振動する膜が複数のセルの上にある複数の隣接強誘
電セルを含むシステムを示す図である。セルと膜がシリ
コン表面上で統合され、分極状態を記憶または感知する
ために使用可能な回路を複数のセルが共用し、各セルが
パスゲートによりこの共通回路に結合され、したがっ
て、各セルがこの共通回路による記憶または感知のため
に個別に選択可能であることをさらに示している。
【図６】各構造内の機械振動を誘導する電圧プレートを
１対の構造が共用できるように、一方がもう一方の上に
なるように向かい合わせに結合された図５に示す構造の
うちの２つを示す図である。
１対の構造が共用できるように、一方がもう一方の上に
なるように向かい合わせに結合された図５に示す構造の
うちの２つを示す図である。
【図７】高容積密度を達成するために共通スタックとし
て積み重ねられた図６に示す複数の構造を示す図であ
る。
て積み重ねられた図６に示す複数の構造を示す図であ
る。
【図８】本発明によりチップを構築するためのプロセス
を示す連続図である。
を示す連続図である。
【図９】本発明によりチップを構築するためのプロセス
を示す連続図である。
を示す連続図である。
【図１０】本発明によりチップを構築するためのプロセ
スを示す連続図である。
スを示す連続図である。
【図１１】本発明によりチップを構築するためのプロセ
スを示す連続図である。
スを示す連続図である。
【図１２】本発明によりチップを構築するためのプロセ
スを示す連続図である。
スを示す連続図である。
【図１３】本発明によりチップを構築するためのプロセ
スを示す連続図である。
スを示す連続図である。
【図１４】本発明によりチップを構築するためのプロセ
スを示す連続図である。
スを示す連続図である。
【図１５】本発明によりチップを構築するためのプロセ
スを示す連続図である。
スを示す連続図である。
【図１６】本発明によりチップを構築するためのプロセ
スを示す連続図である。
スを示す連続図である。
３０ 強誘電膜 ３１ 領域 ３２ 強誘電膜 ３４ 第１の金属プレート ３６ 第１の金属プレート ３８ 第２の金属プレート ４０ 第２の分極強誘電膜 ４２ 第３の金属プレート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 フィリップ・ジョージ・エンマ アメリカ合衆国06811 コネチカット州ダ ンベリー フォックス・デン・ロード 28
Claims (24)
- 【請求項１】第１および第２の導電プレートと、前記第
１および第２のプレートの間に配置された第１の強誘電
膜と、分極状態読取り回路とを含むセル内に分極状態を
記憶し読み取るための方法において、 前記第１の膜を横切る電界を生成し、それにより必要に
応じて前記第１の膜内にプラスまたはマイナスの分極を
発生するように、前記第１の金属プレートを第１の電位
に接続し、前記第２の金属プレートを第２の電位に設定
することにより、前記第１の強誘電膜の両端間に電圧を
印加するステップを含む前記セルへの前記分極状態の記
憶と、 前記第１のプレートと第３の導電プレートとの間に第２
の強誘電膜を設けるステップと、 前記第２の金属プレートを第３の電位に設定し、前記第
３の金属プレートを第４の電位に設定し、それにより前
記第２の金属プレートを介して前記第２の強誘電膜内で
圧力を誘導し、それが前記第１の強誘電膜に力を行使
し、それにより前記第１の強誘電膜に記憶された分極に
対応する極性を有する前記第１の金属プレート上で電圧
を発生することにより、前記第２の強誘電膜を横切る電
界を印加するステップとを含む前記分極状態の読取りと
を含む方法。 - 【請求項２】第１および第２の表面を有する強誘電膜に
複数の分極状態を記憶するための方法において、各状態
が前記強誘電膜内の複数の空間領域の両端間に印加され
た複数の分極状態の１つに対応し、前記空間領域のそれ
ぞれが１ビットのデータに対応し、 上部表面と下部表面とを有する強誘電物質の層を含むデ
ータ記憶構造を設けるステップであって、前記層の前記
上部表面上の物質内に複数のデータ・ビット位置を定義
するために複数の第１の金属プレートが前記層の前記上
部表面に付着されるステップと、 前記下部表面上に配置された第２の金属プレートを設け
るステップと、 前記第２の金属プレートを基準電圧に接続し、前記特定
の第１の金属プレートに対応する前記強誘電膜内に前記
空間領域のプラスまたはマイナスの分極を発生するよう
に前記特定のセル内に記憶すべきデータ・ビットの値に
対応して前記第１の金属プレートのそれぞれをプラスま
たはマイナスの電圧源に接続することにより、前記強誘
電膜の両端間に電圧を印加するステップとを含む方法。 - 【請求項３】前記第２の金属プレートが第１および第２
の強誘電物質層を分離するように、 前記第２の金属プレートの表面上に第２の強誘電物質層
を設けるステップと、 第２の強誘電物質層が前記第２のおよび第３の金属プレ
ートを分離するように、前記第２の強誘電膜の表面上に
第３の金属プレートを設けるステップと、 前記第２の金属プレートを一定の基準電圧に維持し、前
記第２の強誘電膜の両端間に電圧を印加し、それにより
前記第１の強誘電膜の前記空間領域に記憶された分極に
対応して前記第１および第２の金属プレート間に電位差
を誘導する前記第２の金属を介して前記第１の強誘電膜
に力を行使する圧力を強誘電物質の前記第２の層内で生
成するステップとを含む、記憶済みビットを読み取るス
テップをさらに含む、請求項２に記載の方法。 - 【請求項４】前記第３の金属プレートを電圧源に結合す
ることにより、前記第２の膜の両端間に電圧が印加され
る、請求項３に記載の方法。 - 【請求項５】前記第３の金属プレートに結合される前記
電圧源が、前記第２の強誘電膜を共振させる周期的なパ
ルスである、請求項４に記載の方法。 - 【請求項６】前記分極を記憶し読み取るステップを容易
にする回路を含むシリコン構造を設けるステップをさら
に含み、前記シリコン構造が前記第１の金属プレートに
接続される、請求項３に記載の方法。 - 【請求項７】前記第３の金属プレートに印加される前記
電圧源が、前記第２の強誘電膜を共振させる周期的なパ
ルスである、請求項６に記載の方法。 - 【請求項８】前記第３の金属プレートを介して２つの独
立した強誘電膜から同時に分極状態を読み取ることをさ
らに含む、請求項７に記載の方法。 - 【請求項９】２つの金属プレート間にサンドイッチ状に
なっている強誘電膜と、前記強誘電膜の両端間に記憶す
べきデータの値に対応する極性の電圧を印加するために
前記金属プレートの両端間に結合されたデータ記憶手段
とを含む不揮発性記憶装置。 - 【請求項１０】前記記憶装置に記憶されたデータを読み
取るための手段をさらに含み、前記読取り手段が前記第
１の膜と金属プレートを共用する第２の強誘電膜を含
み、それを介して前記第２の強誘電膜の両端間に電圧を
印加可能な第３の金属プレートをその上に有し、前記印
加電圧により前記第２の強誘電膜の膨張が発生し、前記
膨張が前記第１の強誘電膜に圧力を行使し、前記圧力が
前記第１の強誘電膜の両端間に電圧を誘導し、前記電圧
が前記データの値を示し、前記膜内に最初に記憶された
分極に対応する極性を有する、請求項９に記載の記憶装
置。 - 【請求項１１】強誘電膜の一方の表面上の複数の第１の
金属プレートの第２の面と強誘電膜の第２の表面上の第
２の金属プレートの第１の面との間にサンドイッチ状に
なっており、各第１の金属プレート間の強誘電物質の各
領域が記憶セルを構成する強誘電膜と、複数の異なる不
揮発状態を各セル内に記憶し、前記記憶済み状態を読み
取るための手段とを含み、前記複数の状態がそれぞれが
２つの分極の１つを有する複数のビットに対応し、前記
記憶手段が、前記第２の金属プレートを基準電圧に接
続、前記複数の第１の金属プレートを前記基準電圧に対
してプラスまたはマイナスの電圧源に接続するための手
段を含み、前記読取り手段が、前記第２の金属プレート
の第２の面と第３の金属プレートの第１の面との間にサ
ンドイッチ状になっている第２の強誘電膜を含み、前記
第２の金属プレートが前記基準電圧に接続され、前記第
３の金属プレートを介して前記第２の強誘電膜の両端間
に電圧を印加するための手段をさらに含み、前記印加電
圧が前記第２の強誘電膜内で圧力を誘導し、前記圧力が
前記第１の強誘電膜に力を行使し、前記力の結果、前記
第１の強誘電膜を横切る局部領域電圧が発生し、前記局
部領域電圧のそれぞれが前記膜の前記局部領域に最初に
記憶されたビットの分極に対応する極性を有する、メモ
リ・デバイス。 - 【請求項１２】前記第３の金属プレートを介して印加さ
れる前記電圧が、前記第２の強誘電膜を共振させる周期
的なパルスである、請求項１１に記載のメモリ・デバイ
ス。 - 【請求項１３】シリコン・チップに埋め込まれた回路を
さらに含み、前記回路が前記第１の強誘電膜に分極状態
を書き込み読み取るための手段を含み、前記チップが前
記第１の金属プレートの前記第１の面に接続される、請
求項１１に記載のメモリ・デバイス。 - 【請求項１４】前記回路がセンス増幅器と書込みバッフ
ァを含み、複数の前記第１の金属プレートがパスゲート
により複数のビット線に接続され、前記パスゲートが複
数のワード線によって操作され、前記ワード線がアドレ
ス・デコード回路によって制御され、前記チップから出
力信号を供給するために前記ビット線が追加のアドレス
・デコード回路によって多重化される、請求項１３に記
載のメモリ・デバイス。 - 【請求項１５】記憶済みビットを読み取るために前記第
３の金属プレートに接続される前記電圧源が、前記第２
の強誘電膜を共振させる周期的なパルスである、請求項
１４に記載のメモリ・デバイス。 - 【請求項１６】それぞれが請求項１１に記載のメモリ・
デバイスを含む２つのチップを含み、前記第３の金属プ
レートが両方のチップに共通の単一プレートになり、前
記チップ出力信号が２つのチップのエッジでアクセス可
能になるように、前記２つのチップが向かい合わせに互
いに上に積み重ねられている、記憶システム。 - 【請求項１７】記憶済みビットを読み取るために前記第
３の金属プレートに接続される前記電圧源が、前記第２
の強誘電膜を共振させる周期的なパルスである、請求項
１６に記載の記憶システム。 - 【請求項１８】複数のサブシステム手段を含み、前記サ
ブシステム手段のそれぞれが請求項１７に記載の記憶シ
ステムであり、前記サブシステムが積み重ねられ、広域
並列データ出力を含む、メモリ・システム。 - 【請求項１９】複数のサブシステム手段を含み、前記サ
ブシステム手段のそれぞれが請求項１７に記載の記憶シ
ステムであり、前記サブシステムがまとめてパッケージ
ングされ、広域並列データ出力を供給する、メモリ・シ
ステム。 - 【請求項２０】不揮発性メモリ・システムを製造する方
法において、 前記不揮発性メモリ・システムを操作するように構成さ
れたセンス増幅器と、書込みバッファと、多重化回路と
を含む集積回路チップを構築するステップと、 前記チップ上に複数の第１の金属パッドをパターン形成
するステップであって、前記パッドのそれぞれが前記チ
ップ上の前記回路に接続されるステップと、 前記第１の金属パッドのパターンの上に第１の強誘電膜
層を付着するステップと、 前記第１の強誘電膜に接点ホールを開けるステップと、 前記第１の層の上に第２の金属層を付着し、前記接点ホ
ールにより前記第１の金属パッドへの接点を形成するス
テップと、 前記第２の金属層の上に第２の強誘電膜層を付着するス
テップと、 前記第２の強誘電膜層の上に第３の金属層を付着し、前
記第１の金属ＡＣパッドへの接点を形成するステップ
と、 前記第３の金属膜の境界を超えて延びる前記第２および
第１の強誘電膜をエッチングで除去するステップとを含
む方法。 - 【請求項２１】活動パッドとブランク入出力パッドとの
間のハンダボールにより、請求項２０に記載のプロセス
を使用して構築したチップ対をフリップチップ・ボンデ
ィングするステップと、 チップ内接続および外部接続のためにワイヤ・ボンディ
ングするステップとをさらに含む、請求項２０に記載の
方法。 - 【請求項２２】メモリ・セルに記憶されたデータの値を
読み取るための方法において、前記メモリ・セルが１対
のプレートとその間の強誘電物質とを含み、前記強誘電
物質の極性が前記データの値を示し、 前記プレートの一方で電荷を誘導するために前記強誘電
膜に機械力を加えるステップであって、前記電荷が前記
強誘電物質の極性を示すステップと、 前記一方のプレート上の電荷を感知するステップとを含
む方法。 - 【請求項２３】第１および第２のプレートとその間の強
誘電物質とを含むメモリ・セルと、 前記メモリ・セルにデータを書き込むための回路手段で
あって、前記強誘電物質内に所望の極性を設定するため
に前記強誘電物質を横切る電界を印加するための回路を
含み、前記極性が前記データの値を決定する回路手段
と、 前記強誘電物質の分極と、したがって前記データの値と
を示す電荷の蓄積を前記プレートの一方の上に誘導する
ために、前記強誘電物質に機械力を加えるための手段と
を含む装置。 - 【請求項２４】前記一方のプレート上に蓄積された電荷
を感知するための感知手段をさらに含む、請求項２３に
記載の装置。
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|---|---|---|---|---|
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| US5530667A (en) * | 1991-03-01 | 1996-06-25 | Olympus Optical Co., Ltd. | Ferroelectric memory device |
| US5291436A (en) * | 1991-07-25 | 1994-03-01 | Rohm Co., Ltd. | Ferroelectric memory with multiple-value storage states |
| US5375085A (en) * | 1992-09-30 | 1994-12-20 | Texas Instruments Incorporated | Three-dimensional ferroelectric integrated circuit without insulation layer between memory layers |
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| US5530668A (en) * | 1995-04-12 | 1996-06-25 | Ramtron International Corporation | Ferroelectric memory sensing scheme using bit lines precharged to a logic one voltage |
| DE19630150B4 (de) * | 1995-07-28 | 2009-03-05 | Denso Corp., Kariya-shi | Verfahren zum Entwerfen einer Halbleitervorrichtung |
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| US5969380A (en) * | 1996-06-07 | 1999-10-19 | Micron Technology, Inc. | Three dimensional ferroelectric memory |
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| KR100206713B1 (ko) * | 1996-10-09 | 1999-07-01 | 윤종용 | 강유전체 메모리 장치에서의 비파괴적 억세싱 방법 및 그 억세싱 회로 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682950B1 (ko) * | 2005-07-28 | 2007-02-15 | 삼성전자주식회사 | 강유전체 기록매체 및 그 제조 방법 |
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