KR19990067129A - 전자 디바이스 제조 방법 - Google Patents

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Abstract

본 발명은 박막 회로 소자를 포함하는 평판 표시 장치 또는 다른 전자 디바이스를 제조하는 방법에 관한 것으로, 박막 전도체(laminated conductor)를 제공하기 위해 저전도성 막(less conductive film)(2)과 금속막(1)을 침착 및 패터닝하는 단계와, 회로 요소 섬영역(50)을 제공하기 위해 반도체 재료를 침착하고 패터닝하는 단계와, 섬영역(50)용 반도체 재료를 결정화하기 위해 에너지 빔(100)을 섬영역(50)쪽으로 향하게 하는 단계를 포함한다. 에너지 빔(100)으로부터 금속막을 보호하기 위해, 저전도성 막(2)은 금속막(1)상에 침착되고, 에너지 빔(100)을 흡수하는 반도체 재료로 되며, 섬영역(50)의 반도체 재료의 결정화 공정 동안 에너지 빔(100)에 의해 가열된 경우의 용융 깊이보다 두꺼운 두께로 침착된다. 금속막(1)이 이러한 방법으로 보호되지 않을 경우, 스트레스 발생이 금속막(1), 상부의 절연막(3) 및/또는 반도체 섬영역(50)의 보전성을 저하시킬 수 있다.

Description

전자 디바이스 제조 방법
본 발명은 결정 반도체 영역을 갖는 박막 회로 소자를 포함하는 전자 디바이스를 제조하는 방법에 관한 것이다. 이 디바이스는 평판 디스플레이(예를 들면, 액정 디스플레이(liquid crystal display)), 또는 대면적 이미지 센서, 또는 몇가지 다른 형태의 대면적 전자 디바이스(예를 들면, 박막 데이터 저장 또는 메모리 디바이스, 또는 열적 이미징 디바이스)일 수 있다. 본 발명은 또한 이러한 방법에 의해 제조된 디바이스에 관한 것이다.
현재, 예컨대, 평판 디스플레이와 같은 대면적 전자 장치 응용을 위해 유리 및 다른 절연 기판상의, 박막 전계 효과 트랜지스터(이후, TFT로 지칭됨) 및/또는 다른 박막 회로 소자를 개발하는데 큰 관심이 집중되고 있다. 비결정 또는 다결정 반도체막으로 제조된 이러한 TFT는, 예를 들어, 미국 특허 명세서 US-A-S, 130,829(Our Ref; PHB 33646) 또는 유럽 출원 공개 EP-A-0 683 525에 기술된 바와 같은 평판 디스플레이에서, 셀 매트릭스의 스위칭 소자를 형성할 수도 있다. 이 US-A-5,130,829 및 EP-A-0 683 525의 전체 내용은 본 명세서에서 참조 자료로 인용된다. 보다 최근의 기술은, 예를 들면, 평판 디스플레이 매트릭스용의 집적 구동 회로로서, 박막 회로 소자(통상적으로 다결정 실리콘으로 이루어짐)의 제조 및 집적화를 포함한다. 예를 들어, 고속 스위칭 응용을 위해 고 이동도가 요망되는 경우, 통상적으로 결정형 반도체 영역이 박막 회로 소자용으로 이용된다.
EP-A-0 683 525의 도 4에 예시된 방법의 제 2 실시예는, 본 발명의 청구항 1에서의 전제부 특징(preamble features)에 따른 전자 디바이스의 제조를 기술한다. 따라서, EP 특허 공개 공보의 도 4는 기판(21)상의 반도체 박막 섬영역(island)(25)에 결정 반도체 채널 영역을 갖는 TFT(22) 형태의 박막 회로 소자를 도시한다. EP 특허 공개 공보의 도 4의 디바이스는 저전도성 막(less conductive film)(30)상에 금속막(31)을 각각 포함하는 박막 전도체(23, 23a)를 갖는다. 전도체(23a) 및 전도체(23)의 일부는 섬영역(25)에 의해 덮히지 않은 기판(21)의 영역상에 연장된다. 전도체(23)가 TFT(22)용의 게이트선을 형성하는 반면, 전도체(23a)는 보조선을 형성한다. 이들 박막 전도체(23, 23a)는 TFT 섬영역(25) 아래에 게이트 유전체막을 제공하는 절연막(24)에 의해 덮여진다.
EP-A-0 683 525의 도 4에 도시된 제 2 실시예에 기술된 제조 방법은 박막 전도체(23, 23a)를 제공하기 위해 저전도성 막(30) 및 금속막(31)을 침착하고 패터닝하는 단계와, 절연막(24)을 침착하는 단계와, 섬영역(25)을 제공하기 위해 반도체 재료를 침착하고 패터닝하는 단계를 포함한다. EP-A-0 683 525의 칼럼 10의 10 내지 13행에 기술된 바와 같이, 섬영역(25)의 비결정 반도체 재료는 레이저 빔을 조사하므로써 결정화되어 TFT(22)용의 다결정 채널 영역을 형성한다. 이 예에서, 저전도성 막(30)은 200㎚ 두께의 Ti로 되어 있고, 적은 저항값을 갖는 금속막(31)은 50㎚ 두께의 Al로 되어 있다. 다른 실시예에서, 저전도성 막은 반도체 재료, 예를 들면, 실리콘으로 되어 있고, 적은 저항값의 금속 막은 금속 Al, Mo, Ti, W, Cr, Ni, Ta금속들중 하나 이상일 수 있다.
EP-A-0 683 525에 기술된 모든 실시예 및 변형예에서, 금속막은 항상 저전도성 막의 상부에 제공되며, 반대의 경우는 없었다. 저전도성 막은 박막 전도체의 물리적인 연속성을 보장하는데 충분한 두께로 되어 있는 반면, 금속막은 라인 저항을 작게 하고, 침착 동안 작은 언덕(hillocks)과 같은 표면 편차의 발생을 방지하도록 저전도성 막상에 충분히 얇게 형성된다.
반도체막(55) 상부의 금속막(37)을 포함하는 박막 전도체를 사용하는 것은 US-A-5,130,829에 또한 개시되어 있다. US-A-5,130,829는 디바이스 매트릭스의 각 스위칭 회로 소자에 금속 광 차폐제를 제공하는 것을 또한 개시한다. US-A-5,130,829의 도 5와 도 6 및 상세한 설명의 칼럼 7에는 금속 광 차폐제(45) 및 그의 대부분의 접속 트랙(46)을 덮는는 절연막(56)상의 섬영역에 형성된 다결정 실리콘 TFT(11) 형태의 스위칭 소자를 예시한다. 광 차폐제(45)는 Mo 또는 W와 같은 내화성 금속일 수 있다. 칼럼 7의 7 내지 13행에 기술된 바와 같이, 반도체 섬영역(50)은 레이저 빔으로 결정화될 수 있으며, 이 경우 비내화성 금속이, 예컨대 Al이 광 차폐제(45) 및 그의 접속 트랙(46)용으로 사용될 수도 있음이 제안되어 있다.
본 발명에 따르면, 기판상의 반도체 박막 섬영역내에서 결정 반도체 영역을 갖는 박막 회로 소자와, 금속막과 저전도성 막을 포함하고 그 적어도 일부가 섬영역에 의해 덮히지 않은 기판 영역상으로 연장되는 박막 전도체를 포함하는 전자 디바이스를 제조하는 방법이 제공되며, 이 방법은 박막 전도체를 제공하기 위해 저전도성 막과 금속막을 침착 및 패터닝하는 단계와, 섬영역를 제공하기 위해 반도체 재료를 침착하고 패터닝하는 단계와, 결정 반도체 영역용의 반도체 재료를 결정화하기 위해 에너지 빔을 섬영역으로 향하게 하는 단계를 포함하되, 저전도성 막은 에너지 빔을 흡수하는 반도체 재료로 이루어지고, 금속막상에 침착되며, 섬영역의 반도체 재료를 결정화 하는 동안 에너지 빔에 의해 가열된 경우 용융 깊이보다 더 큰 두께로 침착되어, 섬영역의 반도체 재료를 결정화 하는 동안 에너지 빔으로부터 금속막을 보호하는 것을 특징으로 한다.
종래 기술의 기법에 의해서도 만족할 만한 레이저 결정 TFT가 만들어 질 수 있으나, 본 발명자는 본 발명에 따라 박막 전도체가 구성되는 경우에 개선이 이루어질 수 있음을 발견하였다. 이러한 개선은 반도체 또는 다른 막의 상부에 금속막이 존재하는 종래 기술의 박막 전도체에서는 성취가 불가능하다.
따라서, 특히 금속막이 크롬 또는 다른 비내화성 금속으로 되어 있으며 절연막에 의해 덮히는 경우, 종래 기술의 공정에서는 열에 의해 유도되는 스트레스로 인해 섬영역에 의해 덮히지 않은 전도체의 일부에 대해 얼마간의 레이저 손상이 발생할 수도 있음이 분명하다. 금속막 및/또는 절연막이 결정화되는 섬영역 아래로 연장되는 경우 TFT 자체가 저하될 수 있다. 극단적인 경우, 전도체의 금속막에 균열이 생길 수 있고 레이저 빔을 제거한 후의 냉각시에 잔금이 간 형태를 나타낼 수도 있다. 레이저 대신에 고강도 램프로부터의 광빔이 결정화에 사용되는 경우에도 유사한 문제가 발생할 수 있다.
따라서, 종래에는, 예를 들어 이러한 종래 기술의 전도체의 광 차폐 특성 및/또는 전기적으로 전도성인 특성에 있어 얼마간의 저하가 발생할 수 있었다. 또한, 전도체 일부상의 절연막상에 결정화되는 섬영역이 존재하는 경우, 특히 전도체 및/또는 절연체의 크랙(crack)이 섬영역 아래로 연장되는 경우, 회로 소자는 예상되는 누설 전류가 훨씬 높을 수 있다. 본 발명자는, 본 발명에 따라, 에너지 빔을 흡수하는 반도체 재료를, 에너지 빔에 의해 가열할 때 그 용융 깊이보다 큰(예를 들어, 적어도 1.5배) 두께로 금속막상에 침착하였을 경우, 섬영역의 반도체 재료를 결정화 하는 동안 에너지 빔으로부터 전도체의 금속막을 보호하는데 충분한 완충제를 제공할 수 있어서 전도체의 금속막 및 이러한 전도체상의 결정 섬영역 재료에 대해 품질 향상이 얻어질 수 있음을 발견하였다.
본 발명은 금속막상에서 반도체 재료의 막을 포함하는 박막 전도체의 일부상에 침착된 절연막상에서 섬영역가 결정화되는 제조 방법에 대해, 특히 유리하게 이용될 수 있다. 전자 디바이스는 그 기능시에 광을 수반하는 광전자 디바이스(예를 들면, 디스플레이)일 수 있으며, 박막 전도체는 기판을 통해 투과된 광으로부터 섬영역의 회로 소자를 차폐시키도록 섬영역 전체의 하부에서 광 차폐제로서 기능을 수행할 수 있다. 회로 소자가 하부 게이트를 갖는 박막 트랜지스터인 경우, 절연막은 트랜지스터의 게이트 유전체를 형성할 수도 있으며, 금속막상에 반도체 재료의 막을 포함하는 박막 전도체는 이 트랜지스터의 게이트 전극을 형성할 수도 있다.
특정의 실시예에서, 저전도성 막은 실리콘일 수 있고, 금속막은 크롬 또는 알루미늄 또는 다른 비내화성 금속일 수 있다. 에너지 빔은 바람직하게 펄스 레이저로부터의 자외선 파장으로 되어 있다. 따라서, 본 발명은 잘 확립된 실리콘 기재의 박막 공정 기술을 이용하는 디바이스 제조에 적용될 수 있다. 또한 호환 가능한 박막 공정 기법(예를 들면, 에칭, 하부층 및 상부층 등에 대한 접착)은 잘 확립되어 있으며, Cr 및 Al와 같은 비내화성 금속에 잘 알려져 있다. 그러나, 본 발명은 통상적으로 덜 사용되는 재료, 예를 들면 실리콘 이외의 다른 반도체 재료 및 내화성 금속으로 또한 적용될 수 있다. 내화성 금속은 비내화성 금속보다 열적으로 더 탄력성이 있는 것으로 예상되지만, 레이저 반도체 결정화 단계 동안 온도에 의해 야기되는 스트레스의 문제점이 내화성 금속에 대해서 존재하지 않을지는 분명하지 않으며, 따라서, 본 발명에 따라 보호성 반도체막을 포함하는 것이 또한 바람직할 수 있다. 그러나, 내화성 금속에 대한 박막 공정 기법은 Cr 및 Al와 같은 보다 통상적으로 사용되는 금속에 대해서만큼 잘 확립되어 있지 않다. 따라서 본 발명의 주요한 적용예는 보다 통상적으로 사용되는 금속에 의한 것이다.
도 1은 본 발명에 따른 방법에 의해 제조된 대면적 전자 디바이스의 일부를 도시한 도면.
도 2는 본 발명에 따라 제조된 디바이스의 제 1 실시예를 도 1에서의 선 Ⅱ - Ⅱ에 따라 횡단면으로 도시한 도면.
도 3은 본 발명에 따라 제조된 디바이스의 제 2 실시예를 도 1에서의 선 Ⅲ - Ⅲ에 따라 횡단면으로 도시한 도면.
도 4 및 도 5는 본 발명에 따른 방법에 의한 제조시에 도 2 또는 도 3의 디바이스 일부를 연속적인 단계들의 횡단면으로 도시한 도면.
도 6은 엑시머 레이저로부터의 레이저 펄스에 대한 펄스 에너지 함수(mj·cm-2)로서, 비결정 실리콘 막에 대한 용융 깊이(d)를 나노미터(nm) 단위로 도시한 그래프.
도 7은 게이트 전압(Vg)함수로서, 3개의 상이한 테스트 구조물 A, B 및 C(본 발명에 따른 구조물임)에 대해 드레인 전류(Id)를 암페어(A) 단위로 도시한 그래프.
본 발명의 상기한 특징 및 장점과 다른 특징 및 장점은 첨부되는 도면을 참조하여, 실시예로써 구체적으로 기술된다.
도 1 내지 도 5는 개략적으로 도시되어 있을 뿐 스케일링되어 있지 않음에 주의해야 한다. 이들 도면의 각종 부분들의 상대적인 치수 및 비율은 도면의 명확성 및 편의를 위해 크기가 확대되어 있거나 축소되어 있다. 동일한 참조 부호는 전반적으로 상이한 실시예에서 대응하거나 또는 유사한 특징을 지칭하거나 도 7의 상이한 TFT 구조를 지칭하는데 사용된다.
본 발명과 종래 기술의 차이점을 설명하기 위해서, 도 1의 평면도는 미국 특허 출원서 US-A-5,130,829의 실시예에서 설명된 능동 매트릭스 액정 디스플레이 디바이스의 평면도에 기초한다. 미국 특허 출원서 UA-A-5,130,829로부터 도출되는 특징들은, 본 발명이 이용될 수 있는 환경의 다양한 실예로서 이해되어야 한다. 따라서, 예로서, 도 1의 디바이스는, 절연 기판(30)상에, 영상 소자(20)의 행(row) 및 열(column) 어레이, 연관된 스위칭 TFT의 섬영역(50), 선택 및 데이터 신호가 각각 인가되는 행 및 열 어드레스 전도체(14), (16)의 세트을 각각 포함하는 능동 매트릭스 액정 디스플레이이다. 각각의 스위칭 TFT는, 연관된 열 전도체(16)에 연결된 소스 전극(39), 영상 소자 전극에 연결된 드레인 전극(40) 및 연관된 행 전도체(14)에 연결된 게이트 전극(36)을 갖는다. 이들 각각의 스위칭 TFT는, 행 전도체(14)에 연결될 수 있거나, 또는 분리 접속선을 지닐 수 있는 금속 광 차폐제(45)를 구비한다. 도 1에 도시된 디바이스의 그밖의 세부 사항은 US-A-5,130,829의 배경 설명 부분에서 쉽게 찾아볼 수 있다.
도 1에는 본 발명의 두가지 다른 실시예, 즉 도 2 및 도 3의 실시예를 예시할 수 있도록 극히 개략적으로 도시된다. 도 2의 실시예에 있어서, 광 차폐제(45)는, 기판(30)을 통해 투과되는 광으로부터 TFT를 차폐시키기 위해 전체 섬영역(50)의 아래에 존재한다. 도 2의 TFT는 반도체 섬영역(50)상의 게이트 절연층(4)상의 상부 게이트(36)를 갖는다. 이 TFT 구성은 US-A-5,130,829의 도 6에 예시된 것과 유사하다. TFT는 섬영역(50)의 도핑된 다결정 실리콘 소스/드레인 영역(51),(52) 사이에 다결정 실리콘 채널 영역(5)을 갖는다. 상부 절연막(60)은 기판(30)상의 박막 구조물 위에 걸쳐 연장된다. 도 3의 TFT는 상부 절연막(60)상의 그의 금속 광 차폐제(45)를 지니며, 다결정 실리콘 섬영역(50) 위에 형성된다. 섬영역(50)은 또한 TFT 채널 영역(5)과 그의 소스/드레인 영역(51),(52)(도 3의 횡단면에는 나타나지 않음)을 포함한다. 이러한 도 3의 TFT는, 게이트 유전막(3)에 의해 섬영역(50)로부터 분리된 기저 게이트(36)를 지닌다.
도 2의 TFT와 도 3의 TFT는 모두 기판(30)상의 반도체 박막 섬영역(50)에 결정 반도체 영역(5),(51),(52)을 갖는 박막 회로 소자를 구비한다. 또한, 도 2의 디바이스 및 도 3의 디바이스는 금속막(1) 및 반도체막(2)을 포함하는 박막 전도체를 갖는다. 도 2에서의 박막 전도체는 예를 들어, 행 전도체(14)로의 광 차폐제(45) 및 필수적인 접속 트랙(46)이다. 도 3에서의 박막 전도체는 기저 게이트 전극(36) 및 행 전도체(14)로의 그의 접속 트랙이다. 도 2 및 도 3에서의 절연막(3)은 박막 전도체(1),(2)의 적어도 일부분을 커버하며, 반도체 섬영역(50) 아래로 연장된다. 또한, 도 2 및 도 3에서의 박막 전도체(1),(2)의 접속 트랙 부분은, 섬영역(50)에 의해 커버되지 않은 기판(30) 영역상으로 연장된다. 도 2 및 도 3은 막(1), (2)을 포함하는 박막 전도체에 관련하여 유사한 섬영역(50) 구조물을 가지므로, 도 2 및 도 3에서 사용된 제조 단계들은 각각, 박막 전도체(도 4에 도시됨)를 제공하기 위해 반도체막(1)과 금속막(2)을 침착 및 패터닝하는 단계와, 절연막(3)을 침착하는 단계와, 섬영역(50)을 제공하기 위해 반도체 재료를 침착 및 패터닝하는 단계와, 결정 반도체 영역(5),(51),(52)(도 5에 도시됨)을 위한 반도체 재료를 결정화하기 위해 에너지 빔(100)을 섬영역(50)쪽으로 향하게 하는 단계를 포함한다.
섬영역(50)의 반도체 재료가 그 위로 입사하는 에너지 빔(100)을 흡수하는 경우에, 섬영역(50)은 빔(100)으로부터 박막 전도체의 아래 부분을 보호할 수 있다. 그러나, 상술하고 도 5에 도시한 바와 같이, 박막 전도체(1)(2)의 적어도 접속 트랙 부분은 섬영역(50) 넘어의 기판(30) 영역상으로 연장하며, 따라서 섬영역(50)에 의해 빔(100)으로부터 보호될 수 없다. 본 발명은 섬영역(50)의 반도체 재료의 결정화 과정 동안 에너지 빔(100)으로부터 박막 전도체의 금속막(1)에 대한 보호를 제공한다. 이러한 보호는, 금속막(1)상에 막(2)을 침착(그 역순은 안됨)하되, 막(2)을 에너지 빔(100)을 흡수하는 반도체 재료로 하고, 막(2)의 두께를 섬영역(50)의 반도체 재료의 결정화 과정동안 에너지 빔(100)에 의해 가열된 경우의 용융 깊이보다 큰 두께로 침착하므로써 달성된다. 이러한 방법 단계들의 구체적인 예는 이제부터 도 4 및 도 5를 참조하여 기술된다.
본 특정 실시예에서, Cr은, 기판(30)상에 연속적인 금속막(1´)을 형성하도록, 예컨대 약 100nm 이상의 두께로 침착된다. 그후, 비결정 실리콘 재료가, 금속막(1´)상에 연속적인 막(2´)을 형성하도록, 예컨대 약 100nm 이상의 두께로 침착된다. 그런 다음, 막(1´) 및 막(2´)은 통상의 포토리소그라피 및 에칭 공정에 의해, 도 2의 박막 도전체(45),(46) 또는 도 3의 박막 도전체를 원하는(36) 패턴으로 형성화 한다. 도 4는 이러한 포토리소그라피 및 에칭 공정에서의 중간 단계를 예시하는데, 이 단계에서 포토리지스터 패턴(90)이 연속막(2´),(1´)상에 존재한다. 막(2´), (1´)을 에칭하여 박막 전도체(36) 또는 박막 도전체(45), (46)를 위한 원하는 패턴으로 형성한 후, 포토리지스터 패턴(90)을 통상의 방법에 의해 용해시킨다. 그리고, 박막 전도체로 커버된 절연막(3)을 형성하기 위해 실리콘 산화물 및/또는 실리콘 질화물을 침착시킨다. 막(3)의 두께 및 조성은, 도 3의 TFT의 게이트 유전체 또는 도 2의 TFT의 하부 절연막을 제공할 것인지의 여부에 달려있다. 도 2의 광 차폐제(45)와 함께 백-게이팅(back-gating) 정도가 요구되는지의 여부에 따라, 도 2의 구조물에 대한 절연막(3)의 두께는 도 3의 구조물에 대한 절연막(3)의 두께보다 통상 더 크다.
그후, 실리콘 섬영역(50)은 통상의 방법으로 절연막(3)상에 비결정 실리콘 재료를 침착시킨 후, 기지의 포토리소그라피 및 에칭 공정을 사용하여 그를 패터닝하므로써 형성된다. 섬영역(50)을 형성하는 침착 실리콘 재료의 두께는 전형적으로 100nm 미만, 예컨대 약 50nm이다. 도 5는 섬영역(50)의 반도체 재료를 결정화하는데 이용되는 레이저 처리법을 설명한다. 에너지 빔(100)은, 통상, 엑시머(excimer) 레이저에 의해 생성된 UV(Ultra-Violet)파장의 펄스 레이저 빔이다. UV파장의 펄스 레이저 빔(100)은, 섬영역(50)의 반도체 재료에서의 그 흡수 깊이 제어와, 또한 이 펄스 레이저 에너지의 흡수로 가열된 이 반도체 재료의 용융 깊이 제어를 허용한다는 알려진 잇점을 갖는다. 바람직한 레이저 파장은, KrF 레이저에 있어서는 248nm, XeCl 레이저에 있어서는 309nm, XeF 레이저에 있어서는 351nm이다.
섬영역(50)과 막(2)에 있어서의 실리콘 재료 두께는, 이러한 재료에서의 레이저 빔(100)의 흡수 깊이보다 크다. 섬영역(50)에서의 반도체 재료 두께는, 열적 확산 길이 보다 약간 짧으며, 그 결과, 섬영역(50)의 실리콘 재료는, 레이저 빔(100)의 흡수에 의해 그 두께에 걸쳐 부분적으로 용융된다. 그러나, 반도체 막(2)은 훨씬 더 두껍다. 실리콘 막(2)의 두께는 열적 확산 길이 보다 크며, 실리콘 재료가 레이저 빔(100)에 의해 용융되는 깊이(d) 보다 크다. 도 6은 KrF 레이저로부터의 에너지 펄스(PE)와 그에 노출된 경우의 두꺼운 비결정 실리콘 막에서의 용융 깊이(d) 사이의 관계를 도시한다. 이 그래프는, 레이저 펄스에 노출된후 냉각된 경우 박막에 큰 결정 입자가 존재하는 깊이의 측정에 근거하며, 이 깊이를 용융 깊이의 측정치로 가정한다. 도 6에서 알수 있는 바와 같이, 용융 깊이(d)는, 약 250mj·cm-2펄스 너지에서 40nm 내지 50nm이며, 약 450mj·cm-2펄스 에너지에서 거의 125nm이다. 용융 표면 부분으로부터 하부 금속막(1)으로의 열적 흐름을 제한하기 위해, 보호 실리콘(2)의 두께는 용융 두께(d) 보다 크다. 통상, 적어도 50nm의 실리콘 재료가, 실리콘 섬영역(50)에 의해 커버되지 않은 막(2)의 영역에서의 레이저 빔에 의해 발생된 용융 실리콘의 아래에 용융되지 않은 상태로 존재할 수 있다. 비록, 막(2)의 용융 표면 부분이 1000。C를 넘는 온도이더라도, 막(2) 하부의 용융되지 않은 부분은, 이 고온 용융 표면 부분과 하부 금속막(1) 사이의 열적 장벽으로서 작용한다. 실리콘 박막 디바이스 기술에서 전형적으로 사용되는, 공정 척도에 의해, 보호 실리콘(2)의 두께는 통상, 열적 완충제로서의 용융되지 않은 부분이 충분히 남을 수 있도록 용융 깊이(d)보다 1.5배 이상이 될 것이다. 예를 들어, 반도체 막(2)의 두께는, d가 50nm일 때 약 100nm 이상, d가 100nm일 때 약 150nm 이상, d가 120nm일 때 약 170nm 이상일 수 있다. 레이저 빔 자체는 실리콘 막(2)의 상부에서 흡수되며, 따라서, 레이저 빔은 하부 금속막(1)까지 상당한 크기로 투과하지 못한다. 또한, 실리콘 막(2)의 용융되지 않은 아래 부분은 열적 완충제로서의 역할을 수행하며, 금속막(1)의 과열을 막는다. 이에 의해 금속막(1)은 에너지 빔(100)에 의한 손실로부터 보호된다.
도 7은, Cr의 금속막(1)이 에너지 빔(100)에 의한 손상으로부터 보호될 때의 실리콘 막(2)의 효과를 설명한다. 곡선 B 및 C에 대한 Cr막(1)은 SiO2막(3)의 아래에 연장되며, 이 Cr 및 SiO2기판은 TFT 섬영역(50) 옆에 존재하고, 또한, 이 섬영역(50) 아래로 연장된다. 상부 게이트(36), 즉, 도 2에 도시한 바와 같은, 다결정 실리콘 TFT 구성을 갖는다. 곡선 C의 TFT의 Cr막(1)은 본 발명에 따른 비결정 실리콘 막(2)으로 커버된다. 곡선 B의 TFT는 그 Cr막으로 커버하는 실리콘 막(2)을 지니지 않으며, 따라서 본 발명에 따르지 않는다. 곡선 A는 비교를 위한 제어 디바이스에 대한 것으로, 곡선 B 및 C에서처럼 같은 TFT 구조를 지니지만, 이러한 TFT 하부 또는 근처에 Cr막(1)은 존재하지 않는다. 이러한 곡선 A, B 및 C의 세 개의 TFT구조들은, SiO2코팅된 유리 기판(3)상에 나란하게 형성되었다. 모든 세 개의 TFT의 섬영역(50)는 260mj·cm-2의 펄스 에너지(PE)를 갖는 KrF 레이저 펄스에 의해 결정화되었다. 따라서, 곡선 C의 실리콘 막(2)의 용융 깊이(d)와 곡선 A, B 및 C의 섬영역(50)에 대한 용융 깊이(d)는 약 40nm였다. 도 7에 도시한 게이트 전압VG를 갖는 드레인 전류 ID의 측정치들은 암 전류(dark current) 측정치(즉, TFT를 비 조사한 경우의)이며, 5V의 드레인 전압으로 측정되었다. 곡선 A, B 및 C의 TFT는 150nm 두께의 SiO2게이트 유전막(4)과, 50nm 폭, 60nm 길이, 40nm 두께의 다결정 Si 채널(5)을 각기 갖는 테스트 구조물이다.
오프-상태 누설 전류에서의(예컨데, VG의 부(negative) 측정치에서) 저하가 도 7에 나타난다. TFT의 한계 오프 전류는 포논 어시스티드 터널링 메카니즘(phonon assisted tunnelling mrchanism)으로부터 발생하며, 그 결과, 드레인 필드에 매우 민감해진다. 곡선 A 및 C사이에 관찰된 누설 전류에서의 작은 차는, 곡선 C의 TFT에서의 드레인 필드 경감 때문일 것이며, 그의 하부의 Si/Cr 층(1),(2)은 백-게이트로서 다소 작용할 수도 있다. 실리콘 막(2)으로 전혀 보호되지 않은 Cr막(1)을 갖는 곡선 B의 TFT는, 곡선 C의 TFT보다 훨씬 큰 누설 전류, 즉, 적어도 103정도 더 큰 누설 전류를 갖는다. 보호되지 않은 Cr을 갖는 TFT에서의 이러한 저하 원인은, Cr이 빔(100)에 의해 직접적으로 조사될 경우 구조물에 가해지는 스트레스에 기인한다고 믿어진다. 상부 실리콘 막(2)으로 전혀 보호되지 않은 Cr막(1)은 빔(100)에 의해 심하게 가열될 것이며, Cr과 SiO2의 인접층 사이에 열 팽창 계수(thermal expansion coefficients)의 부정합이 발생한다. 이러한 효과는, 단지 20nm 내지 30nm로 지속되는 엑시머 펄스에 의한 매우 빠른 가열 성질에 의해 악화될 수 있다. 상부 SiO2막(3)은 빔(100)에 대해 반사 방지 특성(anti-reflection properties)을 지닐 수 있으며, 따라서, 이러한 문제를 또한 악화시킨다. 마이크로스코프로 조심스럽게 관찰하면, 이러한 스트레스의 몇몇 증거가 Cr막 및/또는 덮혀진 SiO2막(3)에서의 미세 크랙 형태로 확인된다. 이러한 손상 스트레스는 곡선 C의 TFT의 실리콘으로 코팅된 Cr막(1),(2)에는 존재하지 않으며, 이것은, 레이저 에너지가 Si막(2)에 의해 직접 흡수되었고, 이에 의해 Cr 막(1)에서의 온도 상승은 최소화되기 때문이다. 또한, Si막(2)은 덮혀지는 산화막(3)에 대해 보다 열적으로 잘 정합된다.
비록, 레이저 빔(100)에 노출된 금속막(1)에 대한 손상은, 금속막(1)의 표면상에 또는 표면위에 존재하는 경우에 절연막(3)이 더욱 심각할 수 있으나, 본 발명은, 빔(100)에 의해 노출된 박막 전도체(막(1)상의 막(2)의)가 절연막(3)의해 커버되지 않은 상태에서도 이용할 수 있다. 이러한 박막 전도체는, 결정화되는 섬영역(50)과 나란하게 배치될 수 있다.
도 5의 구성에서, 금속막(1)상의 두꺼운 반도체막(2)에 대한 주 보호 역할은, 금속막(1)이 섬영역(50)에 의해 커버되는 영역 외측의 기판(30) 영역에서 이다. 그러나, 이러한 영역으로부터의 두꺼운 반도체막(2)을 제거하려면, 부수적인 포토리소그라피 및 에칭 단계를 필요로하므로, 이 두꺼운 반도체막(2)은 섬영역(50)에 의해 커버된 영역에서 조차도 금속막(1)상에 흔히 유지된다. 또한, 섬영역(50)가 빔(100)을 완전히 흡수하지 않거나, 및/또는 섬영역(50) 내에 빔(100)을 투과하는 핀-홀 결함이 존재하는 경우, 두꺼운 반도체막(2)은 섬영역(50) 하부의 영역에서 조차 동일한 보호 역할을 수행할 수 있음에 주목하여야 한다.
본 발명에 따른 이러한 방법에서의 레이저 빔(100)으로 섬영역(50)의 반도체 재료를 결정화한 후, 도 4의 막 구조물은, 도 1 및 도 2의 최종 디바이스 구조물 또는 도 1 및 도 3의 최종 디바이스 구조물을 제공하도록 통상의 방법으로 처리될 수 있다. 비록, 도 1 및 도 2가 단지 TFT 섬영역(50) 아래의 광 차폐제(45)만을 도시하였지만, 광 차폐제(45)는 섬영역(50) 위에도, 예컨대, 절연 게이트(36) 상의 막(60)위로 소스 전극(39)을 연장시키므로써 제공될 수 있다.
도 1 및 도 2의 실시예에 의해 예시된 디바이스에 있어서, 광 차폐제(45)는 TFT 섬영역(50)보다 넓으며, 그의 트랙(46)은 TFT 소스(51)와 드레인 영역(52)사이에서 TFT채널에의 길이 방향에 평행하게 연장된다. 그러나, TFT는, 트랙(46)이 TFT채널 길이에 대해 횡단하여 연장되도록 상이한 배향을 가질 수도 있다. 이 경우, 자기-정렬 공정이 사용되어, 광 차폐제(45)의 폭이, 소스(51)와 드레인 영역(52)사이의 채널 영역(5) 길이 및/또는 채널 영역(5)을 제어하는 게이트(36)폭에 대응하게 할 수 있다. 따라서, 광 차폐제(45) 또는 게이트(36)는, 다른 영역을 한정하는 동안 공지된 방법에 의해 포토마스킹으로서 이용될 수 있다. 트랙(46)은, 본 발명에 따른 박막 구조물로서, 금속막(1)상의 반도체막(2)으로 구성된다.
이상의 개시된 내용으로부터, 본 발명의 기술 분야에서 숙련된 자라면 다른 변경 및 수정이 가능할 것이다. 이러한 변경 및 수정은, 본 명세서에 이미 개시된 특징들 대신에 또는 그에 부가하여 사용될 수도 있으며, 당분야에 이미 공지된 다른 특징들 및 등가의 특징들을 포함할 수 있다.

Claims (9)

  1. 기판상의 반도체 박막 섬영역내의 결정 반도체 영역을 갖는 박막 회로 소자와, 금속막과 저전도성 막(less conductive film)을 포함하고 그의 적어도 일부가 상기 기판의 상기 섬영역에 의해 커버되지 않은 영역상으로 연장되는 박막 전도체를 포함하는 전자 디바이스를 제조하는 방법에 있어서,
    상기 박막 전도체를 제공하기 위해 저전도성 막과 금속막을 침착하고 패터닝하는 단계와,
    상기 섬영역를 제공하기 위해 반도체 재료를 침착하고 패터닝하는 단계와,
    결정 반도체 영역을 위한 반도체 재료를 결정화하기 위해 에너지 빔을 상기 섬영역쪽으로 향하도록 하는 단계를 포함하며,
    상기 저전도성 막은 상기 금속막상에 침착되고, 상기 에너지 빔을 흡수하는 반도체 재료로 이루어지며, 상기 섬영역의 반도체 재료를 결정화하는 동안 에너지 빔에 의해 가열된 경우의 용융 깊이보다 두꺼운 두께로 침착되는 것을 특징으로 하는 전자 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 섬영역용의 반도체 재료를 침착하기 전에, 상기 박막 전도체의 적어도 일부를 커버하고 상기 섬영역 아래로 연장되도록 절연막이 침착되는 것을 특징으로 하는 전자 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 섬영역은, 상기 금속막상의 상기 반도체 재료의 저전도성 막을 포함하는 박막 전도체의 일부상의 절연막상에 형성되는 것을 특징으로 하는 전자 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 전자 디바이스는 그 기능시에 광을 수반하는 광전자 디바이스이며, 상기 박막 전도체는 상기 기판을 통해 투과된 광으로부터 상기 섬영역의 회로 소자를 차폐시키도록 섬영역 전체의 하부에서 광 차폐제로서 작용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 회로 소자는 박막 트랜지스터이고, 상기 절연막은 상기 트랜지스터의 게이트 유전체를 형성하며, 상기 금속막상의 상기 반도체 재료의 저전도성 막을 포함하는 박막 전도체는 상기 트랜지스터의 게이트 전극을 형성하는 것을 특징으로 하는 전자 디바이스 제조 방법.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 저전도성 막의 흡수성 반도체 재료의 두께는 그 용융 깊이의 적어도 1.5배인 것을 특징으로 하는 전자 디바이스 제조 방법.
  7. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 저전도성 막은 실리콘으로 되어 있고, 상기 금속막은 크롬으로 되어 있는 것을 특징으로 하는 전자 디바이스 제조 방법.
  8. 제 1 항 내지 제 7 항중 어느 한 항에 있어서,
    상기 에너지 빔은 펄스 레이저로부터의 자외선 파장으로 되어 있는 것을 특징으로 하는 전자 디바이스 제조 방법.
  9. 제 1 항에 개시된 방법에 의해 제조된 전자 디바이스.
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