DE69734501T2 - Verfahren zur herstellung einer elektronischen anordnung - Google Patents

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Description

  • Die vorliegende Erfindung bezieht sich auf Verfahren zur Herstellung einer elektronischen Anordnung, welche ein Dünnschichtschaltungselement mit einem kristallinen Halbleiterbereich aufweist. Die Anordnung kann durch einen Flachbildschirm (zum Beispiel eine Flüssigkristallanzeige) oder einen Großfeldbildsensor oder aber auch einige andere großflächige, elektronische Anordnungen (zum Beispiel eine Dünnschicht-Datenspeicheranordnung oder ein Wärmebildgerät) dargestellt sein.
  • Es besteht zurzeit großes Interesse, Dünnschicht-Feldeffekttransistoren (im Folgenden als TFTs bezeichnet) und/oder andere Dünnschichtschaltungselemente auf Glas und anderen Isolatorsubstraten für großflächige Elektronikanwendungen, zum Beispiel Flachbildschirme, zu entwickeln. Solche, mit amorphen oder polykristallinen Halbleiterschichten hergestellte TFTs können die Schaltelemente einer Zellenmatrix, zum Beispiel in einem Flachbildschirm, wie in US-A-5 130 829 oder der bekannt gemachten Europäischen Patentanmeldung EP-A-0 683 525 beschrieben, bilden. Eine neuere Entwicklung umfasst die Herstellung und Integration von Dünnschichtschaltungselementen (normalerweise mit polykristallinem Silicium), zum Beispiel als integrierte Ansteuerungsschaltungen für die Matrix eines Flachbildschirms. In den Fällen, in denen eine hohe Beweglichkeit gewünscht ist, wie zum Beispiel bei Schnellschaltungsanwendungen, werden kristalline Halbleiterbereiche im Allgemeinen für die Dünnschichtschaltungselemente verwendet.
  • Das zweite Ausführungsbeispiel des in 4 von EP-A-0 683 525 dargestellten Verfahrens beschreibt die Herstellung einer elektronischen Anordnung gemäß den nicht kennzeichnenden Oberbegriffmerkmalen des vorliegenden Anspruchs 1. Somit zeigt 4 ein Dünnschichtschaltungselement in Form eines TFTs 22 mit einem kristallinen Halbleiterkanalbereich innerhalb einer Halbleiterdünnschichtinsel 25 auf einem Substrat 21. Die Anordnung von 4 weist geschichtete Leiter 23 und 23a auf, welche jeweils eine Metallschicht 31 auf einer, im geringeren Maß leitenden Schicht 30 vorsieht. Der Leiter 23a und ein Teil des Leiters 23 erstrecken sich auf einer Fläche des Substrats 21, welche durch die Insel 25 nicht bedeckt ist. Der Leiter 23 bildet eine Gateleitung für den TFT 22, während der Leiter 23a eine Hilfsleitung bildet. Diese geschichteten Leiter 23 und 23a sind von einer Isolationsschicht 24 bedeckt, welche die Gateisolierungsschicht unter der TFT-Insel 25 bildet.
  • Nach dem in dem zweiten Ausführungsbeispiel von 4 von EP-A-0 683 525 beschriebenen Herstellungsverfahren werden die weniger leitfähige Schicht 30 und die Metallschicht 31 aufgebracht und strukturiert, um die geschichteten Leiter 23 und 23a vorzusehen, die Isolationsschicht 24 aufgebracht und Halbleitermaterial aufgebracht und strukturiert, um die Insel 25 vorzusehen. Wie in den Zeilen 10 bis 13 von Spalte 10 von EP-A-0 683 525 beschrieben, wird das amorphe Halbleitermaterial der Insel 25 durch Bestrahlung mit einem Laser kristallisiert, um einen polykristallinen Kanalbereich für den TFT 22 auszubilden. In diesem Beispiel weist die weniger leitende Schicht 30 eine Dicke von 200nm aus Ti und die Metallschicht 31 mit einem geringeren Widerstandswert eine Dicke von 50nm aus Al auf. In den weiteren Ausführungsbeispielen kann die weniger leitfähige Schicht aus einem Halbleitermaterial, zum Beispiel Silicium, und die Metallschicht mit einem geringeren Widerstandswert aus einem oder mehreren der Metalle Al, Mo, Ti, W, Cr, Ni und Ta bestehen.
  • In sämtlichen, in EP-A-0 683 525 offenbarten Ausführungsbeispielen und Modifikationen wird die Metallschicht immer auf der Oberseite der weniger leitenden Schicht, nie jedoch umgekehrt, vorgesehen. Die weniger leitende Schicht weist eine ausreichende Dicke auf um die physikalische Kontinuität des geschichteten Leiters sicherzustellen, während die Metallschicht den Leitungswiderstand senkt und dünn genug über der weniger leitenden Schicht aufgebracht wird, um das Auftreten von Oberflächenunebenheiten, wie zum Beispiel Ätzhügeln, während des Aufbringens zu verhindern.
  • Die Verwendung geschichteter Leiter mit einer Metallschicht 37 auf der Oberseite einer Halbleiterschicht 55 ist ebenfalls in US-A-5 130 829 offenbart. US-A-5 130 829 offenbart ebenfalls die Anordnung einer Metall-Lichtabschirmung für jedes der Schaltungselemente ihrer Bauelementmatrix. Die 5 und 6 und deren Beschreibung in Spalte 7 von US-A-5 130 829 zeigen Schaltelemente in Form von TFTs 11 aus polykristallinem Silicium, die in Inseln auf einer Isolationsschicht 56, welche die Metall-Lichtabschirmung 45 und den Großteil ihrer Verbindungsleiterbahn 46 bedecken, ausgebildet sind. Die Lichtabschirmung 45 kann aus einem schwer schmelzbaren Material, wie zum Beispiel Mo oder W, bestehen. Wie in den Zeilen 7 bis 13 von Spalte 7 beschrieben, kann die Halbleiterinsel 50 mit einem Laserstrahl kristallisiert werden; in diesem Fall wird vor geschlagen, dass ein nicht schwer schmelzbares Metall, zum Beispiel Al, für die Lichtabschirmung 45 und ihre Verbindungsleiterbahn 46 eingesetzt werden kann.
  • Gemäß der vorliegenden Erfindung ist ein Verfahren zur Herstellung einer elektronischen Anordnung vorgesehen, welche ein Dünnschicht-Schaltungselement mit einem kristallinen Halbleiterbereich innerhalb einer Dünnschicht-Halbleiterinsel auf einem Substrat sowie einen geschichteten Leiter aufweist, von dem sich mindestens ein Teil auf einer, nicht von der Insel bedeckten Fläche des Substrats erstreckt, wobei der geschichtete Leiter eine Metallschicht und eine weniger leitfähige Schicht aufweist, wobei nach dem Verfahren die weniger leitende Schicht und die Metallschicht aufgebracht und strukturiert werden, um den geschichteten Leiter vorzusehen, Halbleitermaterial aufgebracht und strukturiert wird, um die Insel vorzusehen, und sodann ein Energiestrahl auf die Insel gerichtet wird, um das Halbleitermaterial für den kristallinen Halbleiterbereich zu kristallisieren, dadurch gekennzeichnet, dass die weniger leitfähige Schicht auf der Metallschicht aufgebracht wird, aus einem, den Energiestrahl absorbierenden Halbleitermaterial besteht und in einer Dicke aufgebracht wird, welche bei Erhitzung durch den Energiestrahl während der Kristallisation des Halbleitermaterials der Insel größer als dessen Schmelztiefe ist, wodurch die Metallschicht während der Kristallisation des Halbleitermaterials der Insel gegen den Energiestrahl geschützt wird.
  • Obgleich durch die bekannten Techniken zufrieden stellende, laserkristallisierte TFTs vorgesehen werden können, hat der Erfinder der vorliegenden Erfindung festgestellt, dass eine Verbesserung möglich ist, wenn der geschichtete Leiter gemäß der vorliegenden Erfindung vorgesehen wird. Diese Verbesserung wird mit bekannten, geschichteten Leitern, bei welchen die Metallschicht auf der Oberseite des Halbleiters oder einer anderen Schicht angeordnet ist, nicht erreicht.
  • Somit zeigt sich, dass bei bekannten Verfahren ein Laserschaden an dem nicht von der Insel bedeckten Teil des Leiters auf Grund von thermisch induzierten Beanspruchungen im Besonderen, jedoch nicht ausschließlich, dann auftreten kann, wenn die Metallschicht aus Chrom oder einem anderen nicht leicht schmelzbaren Metall besteht und von einer Isolationsschicht bedeckt ist. Der TFT selbst kann beeinträchtigt werden, wenn sich die Metallschicht und/oder die Isolationsschicht ebenfalls unter die zu kristallisierende Insel erstreckt. In extremen Fällen kann die Metallschicht des Leiters reißen und bei Abkühlen nach Entfernen des Laserstrahls Oberflächenrisse aufweisen. Ähnliche Probleme können auftreten, wenn an Stelle eines Lasers ein Lichtstrahl von Hochdrucklampen zur Kristallisation eingesetzt wird.
  • Somit kann bei Verfahren nach dem Stand der Technik zum Beispiel eine Beeinträchtigung der Lichtabschirmungseigenschaften und/oder der elektrisch leitenden Eigenschaften eines solchen bekannten Leiters auftreten. Des Weiteren kann das Schaltungselement, dort, wo die zu kristallisierende Insel auf einer Isolationsschicht auf einem Teil des Leiters vorgesehen ist, im Besonderen, jedoch nicht ausschließlich, wenn sich ein Riss in dem Leiter und/oder Isolator unterhalb der Insel erstreckt, einen wesentlich höheren Verluststrom als erwartet aufweisen. Der Erfinder der vorliegenden Erfindung hat festgestellt, dass eine verbesserte Qualität bei der Metallschicht des Leiters und dem kristallinen Material der Insel gegenüber einem solchen Leiter erreicht werden kann, wenn gemäß der vorliegenden Erfindung das den Energiestrahl absorbierende Halbleitermaterial in einer Dicke, welche größer (z.B. mindestens 1,5 mal) als dessen Schmelztiefe bei Erhitzung durch den Energiestrahl ist, auf die Metallschicht aufgebracht wird, wodurch ein ausreichender Puffer vorgesehen wird, um die Metallschicht des Leiters während der Kristallisation des Halbleitermaterials der Insel gegen den Energiestrahl zu schützen.
  • Die vorliegende Erfindung kann besonders vorteilhaft bei Herstellungsverfahren angewandt werden, bei welchen die Insel auf einer Isolationsschicht kristallisiert wird, die auf einem Teil des geschichteten Leiters, welcher die Schicht aus Halbleitermaterial auf der Metallschicht aufweist, aufgebracht wird. Die elektronische Anordnung kann durch eine optoelektronische Anordnung (zum Beispiel eine Anzeige) dargestellt sein, welche in ihrer Funktion Licht notwendig macht, und der geschichtete Leiter kann als Lichtabschirmung unter der gesamten Insel dienen, um das Schaltungselement der Insel gegen Licht, welches über das Substrat übertragen wird, abzuschirmen. Handelt es sich bei dem Schaltungselement um einen Dünnschichttransistor mit einem unteren Gate, kann die Isolationsschicht ein Gatedielektrikum des Transistors bilden, und der geschichtete Leiter, der die Schicht aus Halbleitermaterial auf der Metallschicht aufweist, kann eine Gateelektrode des Transistors bilden.
  • In einem spezifischen Ausführungsbeispiel kann die weniger leitfähige Schicht aus Silicium und die Metallschicht aus Chrom oder Aluminium oder einem anderen, nicht leicht schmelzenden Metall bestehen. Der Energiestrahl ist vorteilhaft durch einen Impulslaser mit einer Ultraviolettwellenlänge dargestellt. Somit kann die vorliegende Erfindung unter Anwendung gut bewährter Dünnschichtverfahrenstechnik auf Silicium- Basis auf die Herstellung einer Anordnung angewandt werden. Des Weiteren haben sich kompatible Dünnschichtverfahrenstechniken (zum Beispiel Ätzung, Haftung an darunter und darüber liegenden Schichten usw.) gut bewährt und sind für nicht leicht schmelzbare Metalle, wie zum Beispiel Cr und Al, geeignet. Jedoch kann die Erfindung ebenfalls bei weniger häufig verwendeten Materialien, zum Beispiel bei anderen Halbleitermaterialien als Silicium sowie bei leicht schmelzbaren Metallen, angewandt werden. Obgleich von leicht schmelzbaren Metallen erwartet werden kann, dass diese thermisch elastischer als nicht leicht schmelzbare Metalle sind, liegt es nicht auf der Hand, dass die durch temperaturinduzierte Beanspruchung während der Laser-Halbleiterkristallisation entstehenden Probleme bei leicht schmelzbaren Metallen nicht auftreten, so dass es noch immer vorteilhaft sein kann, darauf eine Halbleiterschutzschicht gemäß der vorliegenden Erfindung vorzusehen. Jedoch sind die Dünnschichtverfahrenstechniken für leicht schmelzbare Metalle nicht so gut eingeführt wie diese für die häufiger verwendeten Metalle, wie zum Beispiel Cr und Al. Folglich wird die vorliegende Erfindung primär bei den häufiger eingesetzten Materialien angewandt.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
  • 1 – einen Teil einer großflächigen, elektronischen Anordnung, welche durch ein Verfahren gemäß der vorliegenden Erfindung vorgesehen wird;
  • 2 – einen Querschnitt entlang Linie II-II von 1 einer, gemäß der vorliegenden Erfindung hergestellten, ersten Anordnung;
  • 3 – einen Querschnitt entlang Linie III-III von 1 einer, gemäß der vorliegenden Erfindung hergestellten, zweiten Anordnung;
  • 4 und 5 – Querrisse des Teils der Anordnung von 2 oder 3 in aufeinander folgenden Herstellungsstufen eines Verfahrens gemäß der vorliegenden Erfindung;
  • 6 – eine graphische Darstellung der Schmelztiefe (d) in Nanometer (nm) bei einer amorphen Siliciumschicht als eine Wirkungsweise der Impulsenergie (PE) in mJ.cm–2 bei einem Laserimpuls von einem Excimerlaser; sowie
  • 7 – eine graphische Darstellung des Drainstroms (ID) in Ampere (A) bei TFTs drei unterschiedlicher Teststrukturen A, B und C als eine Wirkungsweise der Gatespannung (VG) in Volt (V), wobei Struktur C nach einem Verfahren gemäß der vorliegenden Erfindung vorgesehen wird.
  • Es sei erwähnt, dass die 1 bis 5 schematisch, nicht jedoch maßstabsgetreu dargestellt sind. Relative Dimensionen und Proportionen von Teilen dieser Figuren können zum Zwecke einer deutlicheren Darstellung größenmäßig übertrieben oder reduziert wiedergegeben sein. Im Allgemeinen werden zur Kennzeichnung einander entsprechender und ähnlicher Merkmale in verschiedenen Ausführungsbeispielen sowie der verschiedenen TFT-Strukturen von 7 die gleichen Bezugszeichen verwendet.
  • Um die Unterschiede zwischen der vorliegenden Erfindung und dem Stand der Technik darzustellen, basiert der Grundriss von 1 auf den Grundrissen der in den Ausführungsbeispielen von US-A-5 130 820 dargestellten Flüssigkristallanzeigeeinrichtungen mit aktiver Matrix. Die von US-A-5 130 829 abgeleiteten Merkmale sollten in dem Kontext, in welchem die vorliegende Erfindung angewandt werden kann, als nicht einschränkende Beispiele angesehen werden. Somit ist zum Beispiel die Anordnung von 1 durch eine Flüssigkristallanzeigeeinrichtung mit aktiver Matrix dargestellt, welche auf einem Isolatorsubstrat 30 eine Zeilen- und Spaltenmatrix von Bildelementen 20, zugeordneten Schalt-TFTs aus Inseln 50, sowie Gruppen von jeweils Zeilen- und Adressleitern 14 und 16 aufweist, an die jeweils Ansteuersignale und Datensignale angelegt werden. Jeder Schalt-TFT weist eine, mit dem zugeordneten Spaltenleiter 16 verbundene Sourceelektrode 39, eine, mit der Bildelementelektrode 20 verbundene Drainelektrode 40 sowie eine, mit dem zugeordneten Zeilenleiter 14 verbundene Gateelektrode 36 auf. Jeder dieser Schalt-TFTs ist mit einer Metall-Lichtabschirmung 45 versehen, welche mit einem Zeilenleiter 14 verbunden sein oder einen separaten Anschluss aufweisen kann. Weitere Einzelheiten der Anordnung von 1 können leicht aus dem Hintergrundmaterial in US-A-5 130 829 ersehen werden.
  • 1 ist extrem schematisch dargestellt, um zwei, gemäß der vorliegenden Erfindung vorgesehene, alternative Anordnungen, nämlich diese von 2 und 3, zu zeigen. Bei der Anordnung von 2 befindet sich die Lichtabschirmung 45 unter der gesamten Insel 50, um den TFT gegen Licht, welches über das Substrat 30 übertragen wird, abzuschirmen. Der TFT von 2 weist auf einer Gateisolierungsschicht 4 auf der Halbleiterinsel 50 ein oberes Gate 36 auf. Diese TFT-Konfiguration ist der in 6 von US-A-5 130 829 dargestellten ähnlich. Der TFT weist zwischen dem aus dotiertem, polykristallinem Silicium vorgesehenen Source- und Drainbereich 51 und 52 der Insel 50 einen Kanalbereich 5 aus polykristallinem Silicium auf. Eine obere Isolationsschicht 60 erstreckt sich über die Dünnschichtstruktur auf dem Substrat 30. Der TFT von 3 weist auf der obe ren Isolationsschicht 60 und über der Insel 50 aus polykristallinem Silicium seine Metall-Lichtabschirmung 45 auf. Die Insel 50 weist abermals den TFT-Kanalbereich 5 sowie seinen Source- und Drainbereich 51 und 52 (in dem Querriss von 3 nicht dargestellt) auf. Dieser TFT von 3 weist ein unteres Gate 36 auf, welches von der Insel 50 durch eine Gateisolierungsschicht 3 getrennt ist.
  • Der TFT von 2 und der TFT von 3 bilden ein Dünnschichtschaltungselement mit kristallinen Halbleiterbereichen 5, 51, 52 innerhalb einer Dünnschicht-Halbleiterinsel 50 auf einem Substrat 30. Die Anordnung von 2 und die Anordnung von 3 weisen ebenfalls einen geschichteten Leiter mit einer Metallschicht 1 und einer Halbleiterschicht 2 auf. In 2 ist der geschichtete Leiter durch die Lichtabschirmung 45 und eine integrierte Verbindungsleiterbahn 46, zum Beispiel zu einem Zeilenleiter 14, dargestellt. In 3 ist der geschichtete Leiter durch die untere Gateelektrode 36 und seine Verbindungsleiterbahn zu einem Zeilenleiter 14 dargestellt. In beiden 2 und 3 bedeckt eine Isolationsschicht 3 zumindest einen Teil des geschichteten Leiters 1, 2 und erstreckt sich unterhalb der Halbleiterinsel 50. Des Weiteren erstreckt sich der Verbindungsleiterbahnteil des geschichteten Leiters 1, 2 in beiden 2 und 3 auf einer Fläche des Substrats 30, welche nicht von der Insel 50 bedeckt ist. Da die 2 und 3 im Verhältnis zu einem geschichteten Leiter mit den Schichten 1 und 2 eine ähnliche Struktur der Insel 50 aufweisen, können nach den für die 2 und 3 angewandten Herstellungsstufen jeweils die Halbleiterschicht 1 und die Metallschicht 2 aufgebracht werden, um den geschichteten Leiter (s. 4) vorzusehen, die Isolationsschicht 3 aufgebracht werden, das Halbleitermaterial aufgebracht und strukturiert werden, um die Insel 50 vorzusehen und sodann ein Energiestrahl 100 auf die Insel 50 gerichtet werden, um das Halbleitermaterial für die kristallinen Halbleiterbereiche 5, 51 und 52 (s. 5) zu kristallisieren.
  • In einem Zustand, in welchem das Halbleitermaterial der Insel 50 den auf diese auftreffenden Energiestrahl 100 absorbiert, kann die Insel 50 den darunter liegenden Teil des geschichteten Leiters gegen den Strahl 100 schützen. Jedoch erstreckt sich zumindest der Verbindungsleiterbahnteil des geschichteten Leiters 1, 2, wie oben beschrieben und wie in 5 dargestellt, auf einer Fläche des Substrats 30 jenseits der Insel 50 und kann somit nicht von der Insel 50 gegen den Strahl 100 geschützt werden. Die vorliegende Erfindung sieht während der Kristallisation des Halbleitermaterials der Insel 50 einen Schutz für die Metallschicht 1 des geschichteten Leiters gegen den Energiestrahl 100 vor. Dieser Schutz wird erreicht, indem die Schicht 2 auf die Metallschicht 1 (und nicht umgekehrt) aufgebracht wird, wobei die Schicht 2 aus einem Halbleitermaterial besteht, welches den Energiestrahl 100 absorbieren kann, und wobei die Schicht 2 bis zu einer Dicke aufgebracht wird, welche bei Erhitzung durch den Energiestrahl 100 während der Kristallisation des Halbleitermaterials der Insel 50 größer als dessen Schmelztiefe ist. Unter Bezugnahme auf die 4 und 5 wird nun ein spezifisches Beispiel dieser Verfahrensschritte beschrieben.
  • In diesem spezifischen Ausführungsbeispiel kann Chrom bis zu einer Dicke von zum Beispiel etwa 100nm oder mehr aufgebracht werden, um auf dem Substrat 30 eine kontinuierliche Metallschicht 1' auszubilden. Sodann kann amorphes Siliciummaterial bis zu einer Dicke von zum Beispiel etwa 100nm oder mehr aufgebracht werden, um auf der Metallschicht 1' eine kontinuierliche Schicht 2' auszubilden. Danach kann ein bekannter, photolithographischer und Ätzprozess ausgeführt werden, um die Schichten 1' und 2' in die gewünschte Struktur für den geschichteten Leiter 45, 46 von 2 oder 36 von 3 zu formen. 4 zeigt eine Zwischenstufe in diesem photolithographischen und Ätzprozess, in welcher auf den kontinuierlichen Schichten 2' und 1' eine Photolackstruktur 90 vorgesehen ist. Nach Ätzung der Schichten 2' und 1' in die gewünschte Struktur für den geschichteten Leiter 36 oder 45, 46 wird die Photolackstruktur 90 auf bekannte Weise gelöst. Sodann werden Siliciumoxid und/oder Siliciumnitrid aufgebracht, um die den geschichteten Leiter bedeckende Isolationsschicht 3 auszubilden. Die Dicke und Zusammensetzung der Schicht 3 hängt davon ab, ob das Gatedielektrikum des TFTs von 3 oder eine darunter liegende Isolationsschicht des TFTs von 2 vorzusehen ist. Je nachdem, ob bei der Lichtabschirmung 45 von 2 ein „Back-Gating"-Grad gewünscht wird, ist die Dicke der Isolationsschicht 3 bei der Struktur von 2 typischerweise größer als diese bei der Struktur von 3.
  • Anschließend wird eine Siliciuminsel 50 gebildet, indem amorphes Siliciummaterial auf bekannte Weise auf der Isolationsschicht 3 aufgebracht und unter Anwendung eines bekannten photolithographischen und Ätzprozesses strukturiert wird. Die Dicke des die Insel 50 bildenden, aufgebrachten Siliciummaterials beträgt typischerweise weniger als 100nm, zum Beispiel etwa 50nm. 5 zeigt eine Laserbehandlung zur Kristallisierung des Halbleitermaterials der Insel 50. Bei dem Energiestrahl 100 handelt es sich typischerweise um einen, von einem Excimer-Laser erzeugten Impulslaserstrahl mit einer Ultraviolettwellenlänge. Ein Impulslaserstrahl 100 mit einer Ultraviolettwellenlänge hat den bekannten Vorteil, dass eine Steuerung seiner Absorptionstiefe in dem Halbleitermaterial der Insel 50 und ebenfalls eine Steuerung der Schmelztiefe dieses Halbleitermaterials bei Erhitzung durch die Absorption dieser Impulslaserenergie möglich ist. Geeignete Laserwellenlängen sind 248nm von einem KrF-Laser oder eine Wellenlänge von 308nm von einem XeCl-Laser oder aber eine Wellenlänge von 351nm von einem XeF-Laser.
  • Die Dicke des Siliciummaterials sowohl in der Insel 50 als auch der Schicht 2 ist größer als die Absorptionstiefe des Laserstrahls 100 in diesem Material. Die Dicke des Halbleitermaterials in der Insel 50 ist geringfügig geringer als eine Thermodiffusionslänge, wodurch das Siliciummaterial der Insel 50 durch Absorption des Laserstrahls 100 in seiner Dicke lokal durchgeschmolzen wird. Die Halbleiterschicht 2 ist jedoch wesentlich dicker. Die Dicke der Siliciumschicht 2 ist größer als eine Thermodiffusionslänge und größer als die Tiefe d, über welche das Silicium durch den Laserstrahl 100 geschmolzen wird. 6 zeigt eine graphische Darstellung der Relation zwischen der Schmelztiefe d in einer dicken amorphen Siliciumschicht, wenn diese einer Impulsenergie PE von einem KrF-Laser ausgesetzt wird. Die graphische Darstellung basiert auf den Messungen der Tiefe, über welche in dieser dicken Schicht große Kristallkörner vorhanden sind, wenn diese, nachdem sie dem Laserimpuls ausgesetzt wurde, abgekühlt wird, wobei diese Tiefe als Maß für die Schmelztiefe angesehen wird. Wie aus 6 ersichtlich, beträgt die Schmelztiefe d zwischen 40nm und 50nm bei einer Impulsenergie von etwa 250 mJ.cm–2 und etwa 125nm bei einer Impulsenergie von etwa 450 mJ.cm"–2. Die Dicke der Siliciumschutzschicht 2 ist größer als die Schmelztiefe d, um den Wärmestrom von dem geschmolzenen Oberflächenteil zu der darunter angeordneten Metallschicht 1 zu begrenzen. Typischerweise können unter dem, von dem Laserstrahl in den nicht von der Siliciuminsel 50 bedeckten Bereichen der Schicht 2 erzeugten, geschmolzenen Silicium mindestens 50nm Silicium ungeschmolzen bleiben. Obgleich der geschmolzene Oberflächenteil der Schicht 2 eine Temperatur von mehr als 1000°C aufweist, wirkt der sich darunter befindliche, ungeschmolzene Teil der Schicht 2 als Wärmesperre zwischen diesem geschmolzenen Hochtemperatur-Oberflächenteil und der darunter liegenden Metallschicht 1. Unter Anwendung von Verfahrensparametern, welche bei Dünnschichtverfahrenstechniken auf Siliciumbasis typischerweise eingesetzt werden, kann die Dicke der Siliciumschutzschicht 2 typischerweise 1,5 mal größer oder mehr als die Schmelztiefe d sein, um einen ausreichenden, ungeschmolzenen Teil als Wärmepuffer zu belassen. Zum Beispiel kann die Dicke der Halbleiterschicht 2 etwa 100nm oder mehr betragen, wenn d = 50nm, oder kann etwa 150nm oder mehr betragen, wenn d = 100nm oder aber kann etwa 170nm oder mehr betragen, wenn d = 120nm. Der Laserstrahl selbst wird in dem oberen Teil der wird in dem oberen Teil der Siliciumschicht 2 absorbiert und geht somit nicht in ausreichendem Maß bis zu der darunter liegenden Metallschicht 1 hindurch, und der ungeschmolzene, untere Teil der Siliciumschicht 2 wirkt als Wärmepuffer und verhindert so eine übermäßige Erhitzung der Metallschicht 1. Dadurch wird die Metallschicht 1 gegen Schaden durch den Energiestrahl 100 geschützt.
  • 7 zeigt die Wirkungsfähigkeit der Siliciumschicht 2, wenn diese eine Metallschicht 1 aus Cr gegen Schaden durch den Energiestrahl 100 schützt. Bei den Kurven B und C erstreckte sich die Cr-Schicht 1 unterhalb einer SiO2-Schicht 3, und diese Cr- und SiO2-Struktur war nahe einer TFT-Insel 50 vorgesehen und erstreckte sich ebenfalls unterhalb der Insel 50. Der TFT war durch einen solchen mit einem oberen Gate 36, d.h. eine TFT-Anordnung aus polykristallinem Silicium, wie zum Beispiel aus 2 ersichtlich, dargestellt. Die Cr-Schicht 1 des TFTs von Kurve C war mit einer amorphen Siliciumschicht 2 gemäß der vorliegenden Erfindung bedeckt. Der TFT von Kurve B wies keine, seine Cr-Schicht 1 bedeckende Siliciumschicht 2 auf und war somit nicht gemäß der vorliegenden Erfindung vorgesehen. Kurve A betraf eine Vergleichssteueranordnung mit der gleichen TFT-Struktur wie bei den Kurven B und C, jedoch ohne Cr-Schicht 1 unterhalb oder in der Nähe dieses TFTs. Diese drei TFT-Strukturen der Kurven A, B und C wurden nebeneinander auf einem SiO2-beschichteten Glassubstrat 30 ausgebildet. Die Inseln 50 sämtlicher drei TFTs wurden durch KrF-Laserimpulse mit einer Impulsenergie PE von 260mJ.cm–2 kristallisiert. Somit betrug die Schmelztiefe d bei der Siliciumschicht 2 von Kurve C und bei den Inseln 50 der Kurven A, B und C etwa 40nm. Die in 7 dargestellten Messungen von Drainstrom ID bei Gatespannung VG sind Dunkelstrommessungen (d.h. ohne Beleuchtung des TFTs) und wurden bei einer Drainspannung von SV vorgenommen. Die TFTs der Kurven A, B und C waren Teststrukturen, wobei jede ein SiO2-Gatedielektrikum 4 mit einer Dicke von 150nm und einen Kanal 5 aus polykristallinem Si mit einer Breite von 50μm, einer Länge von 6μm und einer Dicke von 40nm aufweist.
  • Die Beeinträchtigung des Verluststroms im Ausschaltzustand (d.h. bei negativen Werten von VG) ist aus 7 ersichtlich. Die im Aus-Zustand eines TFTs zu verzeichnenden Grenzströme entstehen aus einem, durch Phononen unterstützten Tunnelungsmechanismus und sind folglich gegenüber dem Draingebiet sehr empfindlich. Die zwischen den Kurven A und C beobachteten, geringen Verluststromdifferenzen sind wahrscheinlich auf Drainfeldentlastung des TFTs von Kurve C zurückzuführen, dessen darunter liegende Si/Cr-Schicht 1, 2 gewissermaßen als hinteres Gate wirken kann. Der TFT von Kurve B mit einer, nicht durch eine Siliciumschicht 2 geschützten Cr-Schicht 1 weist einen wesentlich höheren, d.h. mindestens 3 Größenordnungen höheren, Verluststrom als dieser von Kurve C auf. Es wird davon ausgegangen, dass der Grund für diese Beeinträchtigung des TFTs mit ungeschütztem Cr auf Beanspruchungen, die in der Struktur entstehen, wenn der Cr durch den Strahl 100 direkt bestrahlt wird, zurückzuführen ist. Die nicht durch eine darüber liegende Siliciumschicht 2 geschützte Cr-Schicht 1 erfährt durch den Strahl 100 eine sehr starke Erhitzung, und es ist eine Fehlanpassung der Wärmeausdehnungskoeffizienten zwischen dem Cr und den benachbarten Schichten aus SiO2 zu verzeichnen. Dieser Effekt kann ebenfalls durch die sehr schnelle Erhitzungsweise auf Grund der Excimerimpulsdauer von nur 20-30ns verschlimmert werden. Die darüber liegende SiO2-Schicht 3 kann gegenüber dem Strahl 100 ebenfalls Antireflexionseigenschaften aufweisen, so dass die Probleme noch vergrößert werden. Bei sorgfältiger Prüfung unter einem Mikroskop waren Beweise dieser Beanspruchungen in Form von kleinen Rissen in der Cr-Schicht und/oder der SiO2-Deckschicht 3 sichtbar. Diese, in Schaden resultierenden Beanspruchungen zeigten sich nicht bei den mit amorphem Silicium beschichteten Cr-Schichten 1, 2 des TFTs von Kurve C, da die Laserenergie von der Si-Schicht 2 direkt absorbiert wurde, was in einer Minimierung des Temperaturanstiegs in der Cr-Schicht 1 resultierte. Des Weiteren sieht die Si-Schicht 2 eine bessere Wärmeanpassung an die Oxid-Deckschicht 3 vor.
  • Obgleich der Schaden an einer, einem Laserstrahl 100 ausgesetzten Metallschicht 1 dann noch bedenklicher sein kann, wenn auf und über der Oberfläche der Metallschicht 1 eine Isolationsschicht 3 vorgesehen ist, kann die vorliegende Erfindung ebenfalls in dem Fall angewandt werden, in dem der dem Strahl 100 ausgesetzte, geschichtete Leiter (von Schicht 2 auf Schicht 1) nicht von einer Isolationsschicht 3 bedeckt ist. Ein solcher geschichteter Leiter kann neben der zu kristallisierenden Insel 50 angeordnet sein.
  • Bei der Anordnung von 5 erstreckt sich die Hauptschutzfunktion für die dicke Halbleiterschicht 2 auf der Metallschicht 1 auf Bereiche des Substrats 30, wo die Metallschicht außerhalb der von der Insel 50 bedeckten Fläche vorgesehen ist. Jedoch wird die dicke Halbleiterschicht 2 selbst auf den von der Insel 50 bedeckten Flächen in der Regel auf der Metallschicht 1 beibehalten, da zusätzliche photolithographische und Ätztechniken erforderlich wären, um die dicke Halbleiterschicht 2 von diesen Flächen zu entfernen. Des Weiteren sei erwähnt, dass die dicke Halbleiterschicht 2 selbst in den Bereichen unterhalb der Inseln 50 die gleiche Schutzfunktion ausüben kann, wenn die Insel 50 den Strahl 100 nicht vollständig absorbiert und/oder Pinhole-Defekte in der Insel 50 vorhanden sind, welche für den Strahl 100 durchlässig sind.
  • Nach erfindungsgemäßer Kristallisierung des Halbleitermaterials der Insel 50 mit einem Laserstrahl 100 kann die Schichtstruktur von 4 sodann auf bekannte Weise bearbeitet werden, um die endgültige Bauelementstruktur von 1 und 2 oder die endgültige Bauelementstruktur von 1 und 3 vorzusehen. Obgleich die 1 und 2 nur eine Lichtabschirmung 45 unterhalb der TFT-Insel 50 aufweisen, kann ebenfalls eine Lichtabschirmung über der Insel 50 vorgesehen werden, indem sich zum Beispiel die Sourceelektrode 39 über der Schicht 60 über dem isolierten Gate 36 erstreckt.
  • Bei der durch Beispiele in den 1 und 2 dargestellten Anordnung ist die Lichtabschirmung 45 breiter als die TFT-Insel 50, und ihre Leiterbahn 46 erstreckt sich parallel zu der Richtung der TFT-Kanallänge zwischen dem TFT-Source- und Drainbereich 51 und 52. Jedoch kann der TFT eine andere Ausrichtung dahingehend aufweisen, dass sich die Leiterbahn 46 quer zu der TFT-Kanallänge erstreckt. In diesem Fall kann ein Selbstjustierungsverfahren angewandt werden, so dass die Breite der Lichtabschirmung 45 der Länge des Kanalbereichs 5 zwischen dem Source- und dem Drainbereich 51 und 52 und/oder der Breite des den Kanalbereich 5 steuernden Gates 36 entspricht. Somit kann bei der Ausbildung weiterer Bereiche entweder die Lichtabschirmung 45 oder das Gate 36 auf bekannte Weise als Photomaske verwendet werden. Die Leiterbahn 46 ist immer noch durch eine geschichtete Struktur dargestellt, welche die Halbleiterschicht 2 auf der Metallschicht 1 aufweist.
  • Bei Lesen der vorliegenden Offenbarung ergeben sich für Fachkundige weitere Modifikationen und Variationen. Solche Modifikationen und Variationen können äquivalente Merkmale und weitere Merkmale umfassen, welche vom Stand der Technik her bereits bekannt sind und an Stelle oder zusätzlich zu hier bereits offenbarten Merkmalen verwendet werden können.

Claims (8)

  1. Verfahren zur Herstellung einer elektronischen Anordnung, welche ein Dünnschicht-Schaltungselement mit einem kristallinen Halbleiterbereich (5, 51, 52) innerhalb einer Dünnschicht-Halbleiterinsel (50) auf einem Substrat sowie einen geschichteten Leiter (45, 46; 36) aufweist, von dem sich mindestens ein Teil auf einer, nicht von der Insel bedeckten Fläche des Substrats erstreckt, wobei der geschichtete Leiter eine Metallschicht (1) und eine weniger leitfähige Schicht (2) aufweist, wobei nach dem Verfahren die weniger leitende Schicht und die Metallschicht aufgebracht und strukturiert werden, um den geschichteten Leiter vorzusehen, Halbleitermaterial aufgebracht und strukturiert wird, um die Insel vorzusehen, und sodann ein Energiestrahl (100) auf die Insel gerichtet wird, um das Halbleitermaterial für den kristallinen Halbleiterbereich zu kristallisieren, dadurch gekennzeichnet, dass die weniger leitfähige Schicht auf der Metallschicht aufgebracht wird, aus einem, den Energiestrahl absorbierenden Halbleitermaterial besteht und in einer Dicke aufgebracht wird, welche bei Erhitzung durch den Energiestrahl während der Kristallisation des Halbleitermaterials der Insel größer als dessen Schmelztiefe ist.
  2. Verfahren nach Anspruch 1, weiterhin dadurch gekennzeichnet, dass vor Aufbringen des Halbleitermaterials für die Insel eine Isolationsschicht (3) so vorgesehen wird, dass sie zumindest einen Teil des geschichteten Leiters bedeckt und sich unterhalb der Insel erstreckt.
  3. Verfahren nach Anspruch 2, weiterhin dadurch gekennzeichnet, dass die Insel auf der Isolationsschicht auf einem Teil des geschichteten Leiters, welcher die weniger leitfähige Schicht aus Halbleitermaterial auf der Metallschicht aufweist, ausgebildet wird.
  4. Verfahren nach Anspruch 3, weiterhin dadurch gekennzeichnet, dass die elektronische Anordnung durch eine optoelektronische Anordnung dargestellt ist, welche in ihrer Funktion Licht notwendig macht, und der geschichtete Leiter als Lichtabschirmung unter der gesamten Insel dient, um das Schaltungselement der Insel gegen Licht, welches über das Substrat übertragen wird, abzuschirmen.
  5. Verfahren nach Anspruch 3 oder Anspruch 4, weiterhin dadurch gekennzeichnet, dass das Schaltungselement durch einen Dünnschichttransistor dargestellt ist, wobei die Isolationsschicht ein Gatedielektrikum des Transistors bildet, und der geschichtete Leiter, welcher die weniger leitfähige Schicht aus Halbleitermaterial auf der Metallschicht aufweist, eine Gateelektrode des Transistors bildet.
  6. Verfahren nach einem der vorangegangenen Ansprüche, weiterhin dadurch gekennzeichnet, dass die Dicke des absorbierenden Halbleitermaterials der weniger leitfähigen Schicht mindestens 1,5 mal so groß wie dessen Schmelztiefe ist.
  7. Verfahren nach einem der vorangegangenen Ansprüche, weiterhin dadurch gekennzeichnet, dass die weniger leitfähige Schicht aus Silicium und die Metallschicht aus Chrom besteht.
  8. Verfahren nach einem der vorangegangenen Ansprüche, weiterhin dadurch gekennzeichnet, dass der Energiestrahl durch einen Impulslaser mit einer Ultraviolettwellenlänge dargestellt ist.
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