KR19990065239A - 박막트랜지스터 및 이의 제조방법 - Google Patents

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Abstract

박막트랜지스터를 원기둥형상으로 형성하여 좁은면적에서도 채널영역의 폭을 극대화시켜 온-전류를 증가시킴으로써 소자의 특성을 개선시키는데 적당한 박막트랜지스터를 제공하기 위한 것으로써, 기판상에 형성된 소오스전극과, 상기 소오스전극과 연결되는 기둥형상의 전도층과, 상기 전도층상에 형성된 드레인전극과, 상기 전도층 및 드레인전극을 덮도록 형성된 게이트절연막과, 상기 전도층 양측의 게이트절연막상에 형성된 게이트전극과, 상기 소오스전극과 게이트전극 사이에 형성된 절연막을 포함하여 구성되는 것을 특징으로 한다.

Description

박막트랜지스터 및 이의 제조방법
본 발명은 반도체소자에 관한 것으로, 특히 좁은 면적에서 박막트랜지스터의 채널폭을 크게하여 박막트랜지스터의 온/오프특성을 개선시키는데 적당한 박막트랜지스터 및 이의 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 4M급 또는 16M급 이상의 에스램(SRAM)셀에 있어서 CMOS로드트랜지스터나 로드레지스터(Load resistor)대신에 사용하기도 한다.
또한, 액정표시소자에서 각 픽셀(Pixel)영역의 화상데이터 신호를 스위칭하는 스위칭소자로도 사용한다.
특히 에스램셀에서 PMOS박막트랜지스터(TFT)를 로드트랜지스터로 사용함에 따라 로드트랜지스터의 오프-전류(Off-Current)를 감소시키고 온-전류(On-Current)를 증가시킬 수 있게 되었다.
이로인해 SRAM셀의 소비전력을 감소시키고 기억특성을 향상시킴으로써 고품질의 SRAM셀을 얻을 수 있게 되었다.
이하, 종래 박막트랜지스터 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래기술에 따른 박막트랜지스터의 구조단면도이다.
도 1에 도시한 바와같이 절연층(21)과, 절연층(21)상에 형성되는 게이트전극(22a)과, 게이트전극(22a)을 포함한 절연층(21)상에 형성된 게이트절연막(24)과, 게이트전극(22a)과 일정거리를 두고 게이트절연막(24)상에 형성된 드레인전극(D)과, 상기 게이트전극(22a)과 오버랩되고 상기 드레인전극(D)에 대향하여 게이트절연막(24)상에 형성되는 소오스전극(S)과, 상기 소오스전극(S)과 드레인전극(D)사이의 게이트절연막(24)상에 형성된 채널영역(Ⅰ) 및 오프셋영역(Ⅱ)으로 구성된다.
여기서, 오프셋영역(Ⅱ)은 드레인전극(D)과 게이트전극(22a)간의 영역을 말한다.
상기와 같이 구성된 종래 박막트랜지스터의 제조방법은 다음과 같다.
도 2a 내지 2d는 종래기술에 따른 박막트랜지스터의 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와같이 절연층(21)상에 벌크트랜지스터의 게이트전극용 제 1 폴리실리콘층(22)을 형성한다.
제 1 폴리실리콘층(22)상에 포토레지스트를 도포한 후 노광 및 현상공정을 이용하여 마스크패턴(23)을 형성한다.
이어, 마스크패턴(23)을 이용한 식각공정으로 제 1 폴리실리콘층(22)을 선택적으로 제거하여 도 2b에 도시한 바와같이 게이트전극(22a)을 형성한다.
이후, 도 2c에 도시한 바와같이 상기 게이트전극(22a)을 포함함 절연층(21)상에 게이트절연막(24)을 증착한다.
그리고 상기 게이트절연막(24)상에 박막트랜지스터의 소오스 및 드레인전극 그리고 오프셋영역 및 채널영역으로 사용될 제 2 폴리실리콘층(25)을 형성한다.
이어서, 상기 제 2 폴리실리콘층(25)상에 포토레지스트(26)를 도포한 후 노광 및 현상공정으로 패터닝한다.
도 2d에 도시한 바와같이 상기 패터닝된 포토레지스트(26a)에 의해 채널영역 및 오프셋영역이 정의된다.
이어, 상기 패터닝된 포토레지스트(26a)를 마스크로 이용하여 노출된 제 2 폴리실리콘층(25)에 소오스/드레인용 불순물 이온을 주입한다.
따라서, 소오스전극(S)이 게이트전극(22a)의 상측에서 일정부분 오버랩되고 상기 게이트전극(22a)과 일정거리를 두고 드레인전극(D)이 형성된다.
또한 상기 소오스전극(S)과 드레인전극(D)사이에 채널영역(Ⅰ) 및 오프셋영역(Ⅱ)이 형성된다.
그러나 상기와 같은 종래 박막트랜지스터 및 이의 제조방법은 오프셋영역이 게이트전압에 영향을 받지 않으므로 온-전류가 적어지는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 오프셋영역이 게이트전압에 영향을 받을 수 있도록하여 온-전류를 증가시키고 좁은면적에서 큰 채널폭을 갖는 박막트랜지스터 및 이의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 박막트랜지스터의 구조단면도
도 2a 내지 2d는 종래 박막트랜지스터의 제조방법을 설명하기 위한 공정단면도
도 3a는 본 발명의 박막트랜지스터의 레이아웃도
도 3b는 도 3a의 Ⅰ-Ⅰ'선에 따른 단면사시도
도 4a 내지 4h는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 절연기판 33 : 소오스전극
35 : 절연막 39 : 전도층
39a : 드레인전극 22a,43a : 게이트전극
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터는 기판상에 형성된 소오스전극과, 상기 소오스전극과 연결되는 기둥형상의 전도층과, 상기 전도층상에 형성된 드레인전극과, 상기 전도층 및 드레인전극을 덮도록 형성된 게이트절연막과, 상기 전도층 양측의 게이트절연막상에 형성된 게이트전극과, 상기 소오스전극과 게이트전극 사이에 형성된 절연막을 포함하여 구성되는 것을 특징으로 하고, 본 발명의 박막트랜지스터 제조방법은 기판상에 소오스전극을 형성하는 공정과, 상기 소오스전극과 연결되는 전도층과 상기 소오스전극의 단부와 상기 전도층의 측면상에 절연막을 형성하는 공정과, 이온주입으로 상기 전도층의 상부에 드레인전극을 형성하는 공정과, 상기 전도층 및 드레인전극을 덮도록 상기 절연층상에 게이트절연막을 형성하는 공정과, 상기 전도층 양측의 상기 게이트절연막상에 게이트전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 박막트랜지스터 및 이의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a는 본 발명에 따른 박막트랜지스터의 레이아웃도이고, 도 3b는 도 3a의 Ⅰ-Ⅰ'선에 따른 단면사시도이다.
먼저, 본 발명의 박막트랜지스터는 도 3b에 도시한 바와같이 기판(31)과, 상기 기판(31)상에 소오스전극(33)이 형성되고, 상기 소오스전극(33)상에 그 상부가 드레인전극(39a)이 되는 전도층(39)이 형성되고, 드레인전극(39a) 및 전도층(39)상에 형성된 게이트절연층(41)이 형성되고, 상기 소오스전극(33)과 일정거리를 갖고 상기 전도층(39) 및 드레인전극(39a)을 둘러싸도록 상기 게이트절연층(41)상에 게이트전극(43a)이 형성된다.
여기서, 상기 전도층(39)은 원기둥형상으로 형성되고, 상기 소오스전극(33)과, 게이트전극(43a)의 사이에는 절연막(35)이 개재된다.
그리고, 상기 소오스전극(33)의 상측면으로부터 상기 게이트전극(43a)의 하측면과의 사이에 대응되는 전도층(39)에 오프셋영역(offset region)이 형성된다.
상기 게이트전극(43a)의 높이에 대응되는 전도층(39)에 채널영역(channel region)이 형성되고, 상기 오프셋영역과, 채널영역은 상기 기판(31)에 수직한 방향으로 형성된다.
상기와 같이 구성된 본 발명의 박막트랜지스터 제조방법을 설명하면 다음과 같다.
도 4a 내지 4h는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
도 4a에 도시한 바와같이 절연기판(31)상에 P+가 도핑된 폴리실리콘층을 증착한 후, 사진식각 공정으로 상기 폴리실리콘층을 패터닝하여 소오스전극(33)을 형성한다.
도 4b에 도시한 바와같이 상기 소오스전극(33)을 포함한 기판(31)전면에 절연막(35)을 형성한다.
여기서, 상기 도 4a와 4b공정 대신에 절연층(절연기판과, 절연막을 하나의 절연층으로 대체함)에 트랜치를 형성하고, 상기 트랜치의 하면에 소오스전극을 형성하는 공정과, 상기 트랜치를 절연물질로 매립시키는 공정으로 대신할 수 있다.
도 4c에 도시한 바와같이 절연막(35)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 패터닝한다.
상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 소오스전극(33)의 표면이 일정부분 노출될 때까지 절연막(35)을 제거하여 콘택홀(37)을 형성한다.
도 4d에 도시한 바와같이 상기 콘택홀(37)에 불순물이 도핑되지 않은 폴리실리콘층을 매립하여 원기둥형상의 전도층(39)을 형성한다.
여기서, 상기 전도층(39)은 후에 채널영역 및 오프셋영역으로 사용된다.
도 4e에 도시한 바와같이 마스크를 사용하지 않고 상기 절연막(35)을 일정량 식각한다.
이때, 상기 소오스전극(33)의 표면이 노출되지 않도록 충분하게 절연막(35)을 남긴다.
도 4f에 도시한 바와같이 상기 절연막(35)을 포함하여 상기 전도층(39)을 둘러싸도록 게이트절연막(41)을 증착한다.
도 4g에 도시한 바와같이 상기 게이트절연막(41)을 둘러싸도록 폴리실리콘층을 형성한 후 에치백하면, 상기 게이트절연막(41)을 사이에 두고 상기 전도층(39)을 둘러싼 폴리패턴(43)이 형성된다.
도 4h에 도시한 바와같이 상기 폴리패턴(43)를 포함한 전면에 P+이온을 주입하면, 상기 폴리패턴(43) 및 상기 전도층(39)의 상부면이 도전성을 띄게된다.
따라서, 상기 폴리패턴(43)은 박막트랜지스터의 게이트전극(43a)으로 사용되고, 상기 전도층(39)의 상부면은 드레인전극(39a)으로 사용된다.
이상 상술한 바와같이 본 발명의 박막트랜지스터 및 이의 제조방법은 다음과 같은 효과가 있다.
첫째, 원기둥의 표면을 박막트랜지스터의 채널영역으로 사용하므로 면적대비 채널폭을 크게하여 온-전류를 증가시킬 수 있다.
둘째, 오프셋영역을 형성함에 있어서 마스크를 사용하지 않기 때문에 안정된 박막트랜지스터를 구현할 수 있다.

Claims (4)

  1. 기판상에 형성된 소오스전극;
    상기 소오스전극과 연결되는 기둥형상의 전도층;
    상기 전도층상에 형성된 드레인전극;
    상기 전도층 및 드레인전극을 덮도록 형성된 게이트절연막;
    상기 전도층 양측의 게이트절연막상에 형성된 게이트전극과,
    상기 소오스전극과 게이트전극 사이에 형성된 절연막을 포함하여 구성되는 것을 특징으로 하는 박막트랜지스터.
  2. 기판상에 소오스전극을 형성하는 공정;
    상기 소오스전극과 연결되는 전도층과 상기 소오스전극의 단부와 상기 전도층의 측면상에 절연막을 형성하는 공정;
    이온주입으로 상기 전도층의 상부에 드레인전극을 형성하는 공정;
    상기 전도층 및 드레인전극을 덮도록 상기 절연층상에 게이트절연막을 형성하는 공정;
    상기 전도층 양측의 상기 게이트절연막상에 게이트전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
  3. 제 2 항에 있어서,
    상기 게이트전극을 형성하는 공정은,
    상기 전도층 및 드레인전극을 덮고 있는 게이트절연막상에 폴리실리콘층을 형성하는 공정과,
    상기 전도층 및 드레인전극을 둘러싸도록 상기 폴리실리콘층을 에치백하는 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  4. 제 2 항에 있어서,
    기판상에 불순물이 도핑된 폴리실리콘층을 형성하는 공정과,
    상기 폴리실리콘층을 패터닝하여 소오스전극을 형성하는 공정과,
    상기 기판 및 상기 소오스전극상에 절연막을 형성하는 공정과,
    상기 소오스전극에 대응하는 상기 절연막을 패터닝하여 트랜치를 형성하는 공정과,
    상기 트랜치에 전도층을 매립시키는 공정과,
    상기 절연막을 식각하여 상기 소오스전극의 단부와 상기 전도층의 측면에 잔류시키는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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