KR19990064136A - 기판에 트랜치 절연을 형성하는 방법 - Google Patents

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Abstract

SOI 기판에 트랜치 절연을 형성하는 방법의 경우에, 제 1 산화막(112)이 SOI 기판을 포함한 일련의 층(100) 앞면에 증착되는데 상기 제 1 산화막은 후공정인 트랜치 형성을 위한 마스크를 정의하도록 형성된다. SOI 기판이 사용된다면, 상기 마스크를 사용하여, 트랜치(114)가 절연층(104) 아래로 식각된다. 또는 일정 깊이를 갖는 트랜치가 기판 속으로 식각된다. 각 트랜치는 산화물(116)로 채워진다. 폴리실리콘 층(124)는 산화물로 채워진 트랜치(114)와 제 1 산화막 위에 증착된다. 연이어, 폴리실리콘 커버가 산화물로 채워진 트랜치(114) 위에 남아 있는 식으로 상기 폴리실리콘 층이 제거된다. 마지막으로 제 1 산화물(112)이 제거된다.

Description

기판에 트랜치 절연을 형성하는 방법
종래 기술에서는 고온에서의 사용과 관련하여, 벌크 실리콘이라고 불리는 단결정 실리콘 기본재료에 집적 반도체 회로 특히, CMOS 회로를 적용하는데 한계가 있다. 전력 소자가 사용될 때, 동작동안 결정 온도를 상승시키는 소자의 손실 전력으로 인해 적용에 한계가 있다. 얻을 수 있는 유전체의 최대 강점은 pn 접합의 블록킹 특성과 래치-업 효과에 의해 제한된다.
이러한 한계의 원인은 종래의 회로에 있어서, 회로를 구성하는 소자가 도핑된 blocked pn 접합에 의해 전기적으로 절연되어 있다는 사실에서 찾아볼 수 있다. 이것은 다음과 같은 효과를 갖는다. 즉, 한편으로는, 이들 pn 접합의 브레이크다운 전압에 의해 전압이 제한되고, 또다른 한편으로는, 한쪽 방향의 전압에 있어서만 pn 접합 블록이 일어나지만, 전류는 역전압 방향으로 흐르기 때문에 지금까지도 회로 설계에 제한이 따른다. 이들 소자의 최대 허용가능한 결정(crystal) 온도의 제한은 실제 소자 즉, 트랜지스터와 비교하여 부피가 큰 크리스탈 재료의 주위 부피에 의해 주어진다. 130℃ 이상의 온도에서는 블록된 pn 접합 자체의 공간전하(space-charge) 영역에서 전자홀쌍이 발생되기 때문에 결정 온도로 인해 야기되는 기대되지 않는 트랜지스터 누설전류는 더 이상 지속되지 않는다. 그러나 pn 접합 부근에서 발생되는 전자홀쌍으로 인해 트랜지스터 누설전류가 상기 pn 접합으로 확산되고 역방향 전류에 기여한다.
종래 기술에서는 pn 접합에 의한 절연 대신, 유전체 절연을 소개함으로써 이러한 제한이 부분적으로 또는 전부 제거될 수 있으며 그러한 유전체 절연의 경우, 집적회로를 구성하는 각각의 소자는 절연체에 의해 완전히 둘러싸여 있다고 알려져 있다.
종래 기술에서 이러한 종류의 절연이 알려져 있지만, 보통 제조 경비가 많이 든다.
이러한 목적을 위해, 상업적으로 SOI(Silicon On Insulator) 실리콘 웨이퍼가 유효하며, 이러한 실리콘 웨이퍼가 집적회로 제조에 사용될 때, 기본 재료로부터 유전체 절연이 이루어진다. 이 경우, 기본 재료만이 기계적 지지물이 된다.
측면 유전체 절연은 예를들어, 메사(mesa) 기술로 얻어질 수 있지만, 메사 식각후 형태상의 높이차가 크게 생긴다는 결점이 있다. 이러한 형태는 현대 VLSI(Very Large Scale Integration) 및 ULSI(Ultra Large Scale Integration) 공정 내에서 추가의 레벨링 측정없이 허용될 수 없으며 따라서, 불편함이 있다.
측면 유전체 절연에 대한 문제를 해결하기 위해, 트랜치 절연 기술이라는 것이 종래 기술에서 전반적으로 허용되었다. 이 기술은 기술적-물리적 상황에 의해 허락되는 가장 짧은 거리에서 사용가능한 단결정 반도체층 안으로 트랜치를 식각하는 단계로 구성된다. 상기 트랜치는 웨이퍼 표면에서부터 사용가능한 단결정 반도체층의 경계면까지 연장된다. 이 트랜치는 폐쇄된 경계의 형태로 각각의 소자나 각 소자의 그룹을 둘러싼다. 트랜치 식각으로 인한 높이차를 제거하고 영구적인 절연 특성을 얻기 위해, 트랜치를 전기적 절연물로 채우거나 트랜치 벽을 전기적 절연물로 코팅하고, 남아있는 트랜치를 반절연물, 반도체 또는 도전체로 채울 필요가 있다.
이러한 목적을 위해 사용될 수 있는 물질은 연속적인 반도체-기술적 제조 단계에 알맞는 것만이 허용된다. 사용되는 방법은 예를들어, 열산화에 의해 트랜치를 완전한 채우고, 트랜치 벽을 열산화시킴으로써 트랜치를 부분적으로 채우고, 확실하게 증착하는 CVD(Chemical Vapour Deposition) 공정으로 증착된 실리콘 산화물, 도핑된 실리콘 산화물, 폴리실리콘 또는 비결정질 실리콘에 의해 나머지 트랜치를 추가로 채운다. 만약, 증착된 물질이 절연이 되면, 상기 물질도 트랜치를 채우는데 사용될 수 있다. 보통, CVD 공정후, 이방성 후면식각(back-etching) 단계가 필요할 것이다.
위에서 설명한 트랜치 절연 방법은 다음과 같은 몇가지 단점이 있다.
- 공정이 복잡하다.
- 사용되는 기계 및 장비의 세팅을 위해 거쳐야 할 각 공정 단계가 많다.
- 공정 오차에 관한 요구사항이 까다롭다.
- CMOS 제조 공정시 만족되어야 할 요구사항에 모순되는 각 공정 단계가 사용된다.
- 다수의 추가 식각 단계가 요구된다.
- 계속되는 마스킹 단계의 정확성을 측정하는데 있어서 까다로운 요구사항을 만족해야 한다.
- 실시되는 표준 CMOS 공정 단계에 더하여, 트랜치 형성을 위해 요구되는 단계가 추가로 실시되어야 하며 고액의 추가 비용도 든다.
- 절연을 위해 넓은 측면 공간이 필요하다.
본 발명은 기판에 트랜치 절연을 형성하는 방법에 관한 것이다.
이러한 종래 기술로부터 출발하여, 본 발명의 목적은 기본적으로 실시되어야 할 CMOS 공정 단계와 함께, 공정이 간단하고 추가 비용없이 필요한 다수의 부공정 단계를 실시할 수 있는 기판 내 트랜치 절연 형성방법을 제공하는 것이다.
이러한 목적은 청구항 1 및 청구항 12에 따른 방법에 의해 달성된다.
본 발명은
a) SOI 기판을 포함하는 일련의 층 앞면에 제 1 산화층을 증착하는 단계와;
b) 후공정인 트랜치 제조를 위한 마스크가 형성되도록 제 1 산화층을 형성하는 단계와;
c) 상기 마스크를 사용하여 SOI 기판의 절연층 안으로 트랜치를 식각하는 단계와;
d) 산화물로 상기 트랜치를 채우는 단계와;
e) 제 1 산화층과 산화물로 채워진 트랜치 위에 제 1 폴리실리콘층을 증착하는 단계와;
f) 폴리실리콘 커버가 상기 산화물로 채워진 트랜치 위에 남도록 상기 제 1 폴리실리콘층을 제거하는 단계와;
g) 제 1 산화층을 제거하는 단계로 구성되는 SOI 기판 내 트랜치 절연 형성방법을 제공한다.
본 발명은
a) 상기 기판을 포함하는 일련의 층 앞면에 제 1 산화층을 증착하는 단계와;
b) 후공정인 트랜치 제조를 위한 마스크가 형성되도록 제 1 산화층을 형성하는 단계와;
c) 상기 마스크를 사용하여 기판 내에 소정의 깊이를 갖는 트랜치를 식각하는 단계와;
d) 산화물로 상기 트랜치를 채우는 단계와;
e) 제 1 산화층과 산화물로 채워진 트랜치 위에 제 1 폴리실리콘층을 증착하는 단계와;
f) 폴리실리콘 커버가 상기 산화물로 채워진 트랜치 위에 남도록 상기 제 1 폴리실리콘층을 제거하는 단계와;
g) 제 1 산화층을 제거하는 단계로 구성되는 기판 내 트랜치 절연을 형성하는 방법을 제공한다.
앞서 설명한 종래 기술과 비교해볼 때, 본 발명은 다음과 같은 다수의 장점을 제공한다.
- 공정이 단순하다.
- 장비 사용에 있어서 사용되는 각 공정 단계가 적으므로 단순하면서도 신뢰할 수 있는 트랜치 절연의 제조를 가능하게 한다.
- 기계의 세팅에 있어서 사용되는 각 공정 단계가 적다.
- 공정 오차에 대한 요구사항이 까다롭지 않다.(large process windows)
- CMOS 제조 공정시 만족되어야 할 요구사항에 부응하는 각 공정 단계가 사용된다.
- 추가 식각 단계가 단 한번 요구된다.
- 계속적인 마스킹 단계의 정확성을 측정하는데 만족되어야 할 요구사항이 특별히 까다롭지 않고 마스크 유도제를 무리하게 사용할 필요없다.
- 기본적으로 실시되어야 할 표준 CMOS 공정 단계와 함께, 추가 비용없이 부과제가 자동적으로 실행되도록, 트랜치 제조에 규정되는 추가 단계가 바로 연속해서 진행된다.
- 절연을 위한 측면 공간이 거의 필요없다.
- 예측할 수 있는 기술 개발의 과정에서 제조시 사용되는 식각 면적이 좀더 감소된다면, 알려진 방법과 비교하여 더 많은 장점이 있다.
본 발명의 기대되는 발전사항은 종속항에 정의되어 있다.
본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 아래에 상세히 설명될 것이다.
도 1 내지 18은 본 발명에 따른 방법에 따라 트랜치 절연이 제조될 때 반도체 기판 내에 소자를 구성하는 제조 단계를 보여준다.
해당 층, 소자 등의 모든 도면에 동일한 참고 부호가 사용되었다.
아래에 설명되는 본 발명에 따른 방법의 제 1 실시예는 SOI 물질 내에 남아있는 층 두께가 소자 주위의 트랜치에 의해 옆으로 나뉘어져 있을 때의 트랜치 절연 기술을 다룬다. 트랜치는 표면으로부터 활성 결정층 아래에 위치한 절연층 밑으로 식각되고 전체 정열면이나 회로 전체 표면이 평평하게 되도록 절연물로 채워진다.
아래에 설명되는 실시예에 사용되는 시작 물질은 BESOI(Back Etched Silicon On Insulator)로 명명되는 특별한 종류의 SOI 기본 물질이다. 이러한 명명은 전세계적으로 증가하고 있는 제조자의 수에 의해 제공된 것이다.
이 분야의 기술적 발전에 있어서, 층 두께 오차가 점점 작아져서 물질의 유용성이 증가하고 따라서 사용가능한 얇은 층이 더욱 작아져 대규모 제조공정에서 제조될 수 있는 쪽으로 발전하고 있다.
SOI 물질의 다른 제조방법과 비교해볼 때, 사용가능 층의 결정질이 좋고, 상기 사용가능 층 아래에 위치한 실리콘 이산화층의 품질 및 변화 가능성이 좋으며, 상대적으로 가격이 낮다는 장점이 있다.
아래에 설명되는 실시예에서는 사용가능 층 두께가 약 2±0.5㎛, 상기 사용가능 층 아래에 위치한 실리콘 이산화(SiO2) 층의 두께가 2㎛인 BESOI 물질이 시용된다.
이 물질은 상업적 면에서 볼 때 본 발명의 시대에 적합한 것이었다.
소자 특성이 개선되고 공정이 덜 복잡하다는 것과 관련하여, 아래에 설명되는 저전력 공급의 후속 제조 공정을 위해서는 미래에나 사용될 수 있는 두께 오차가 상당히 작은 얇은 물질이 적합하다.
이러한 바람직한 실시예에 따라 사용되는 BESOI 물질은 사용가능 층에 17-33Ω㎝의 특별한 저항값을 갖는다. 이 저항값은 제조되는 트랜지스터가 모든 공정이 끝난후 갖기를 기대되는 특성과 관련하여 이 값으로 조정된 것이다. 이 BESOI 물질은 C 500 BESOI로 알려져 있다.
제 1 공정 단계 Ⅰ에서는 일련의 비구조적 층의 형성이 준비된다.
제 1 방법 단계 S1에서는 40㎚의 두께를 갖는 프리나이트라이드 산화막이나 패드 산화막이 BESOI 물질 앞에 성장한다. 이후, 이것은 950℃의 건조한 산소 분위기 상태에 있는 일련의 층으로 언급된다.
제 2 방법 단계 S2에서는 100㎚의 두께를 갖는 질화막이 LPCVD(Low Pressure Chemical Vapour Deposition) 공정에 의해 일련의 층 앞과 뒤에 증착된다.
제 3 방법 S3에서는 산화막이 TEOS(tetraethylorthosilicate) LPCVD 공정에 의해 일련의 층 앞과 뒤에 형성된 질화막 위에 증착된다. 산화막은 200㎚의 두께로 증착되고, 방법 단계 S2에서 형성된 질화막의 표면을 보호하는 역할을 하는 증착산화막이기도 하다.
제 4 벙법 단계 S4에서는 일련의 층 뒤에 형성된 질화막이 제거된다. 이때, 증착된 산화막은 일련의 층 뒷면을 식각하는 동안 일련의 층 앞면이 에칭 시스템의 지지대나 선반 위에 놓여있을 때 오염으로부터 보호하는 역할을 한다.
제조시 문제되지 않는 구조상의 커버층이 인산에 대한 저항력이 없기 때문에 종래의 담금질에 의해 일련의 층 뒷면을 직접 습식식각하는 것은 불가능하다.
이 식각공정의 선택성에 대한 요구사항은 매우 간단하다. 증착된 산화막 (단계 S3)과 질화막 (단계 S2)이 완전히 식각되기만 하면 된다.
매우 단순한 기계에 의해 야기되는 불일정성의 결과로써, 일련의 층을 구성하고 있으며 최소 두께가 0.5㎜인 캐리어 실리콘 속으로 지나치게 식각될 때, 그것은 나쁜 것이 아니다.
제 5 방법 단계 S5에서는 일련의 층이 세정된다.
제 6 방법 단계 S6에서는 일련의 층을 불화수소산(HF)을 포함한 식각용액에 담그어 일련의 층 앞면에 증착된 산화막을 제거한다. 질화막과 관련한 불화수소산의 높은 선택성 때문에 불화수소산을 포함한 식각용액이 사용된다. 그런다음, 이온이 제거된 물로 일련의 층을 헹구고, 흡수된 물이 제거되도록 건조시키고 750℃의 온도를 가한다.
제 7 방법 단계 S7에서는 단계 S2에서 TEOS LPCVD 공정에 의해 증착된 질화막 위에 제 1 산화막을 증착시켜 두께가 470㎚가 되도록 한다. 이 산화막은 후공정인 트랜치 식각을 위한 하드 마스크로서의 역할을 한다.
앞서 설명한 공정 단계 Ⅰ의 목적은 도 1 오른쪽에 나타나 있듯이, 측면에 있어서 초기에 아직 형성되지 않은 층 100을 형성하는 것이었다. 일련의 층 100은
- 단결정 실리콘 캐리어 웨이퍼 102와;
- 매몰된 실리콘 이산화막 104 (SiO2)와;
- 사용가능한 얇은 단결정 소자층 106과;
- 후속 국부 산화 공정동안 압력(응력)을 균등하게 하기 위한 표준 패드 산화막 108과;
- 후공정인 국부 산화 공정동안 질화마스크를 형성하기 위한 실리콘 질화막 110 (Si3N4)과;
- 후공정인 트랜치 식각 공정동안 마스크 또는 하드 마스크 역할을 하는 증착된 실리콘 이산화막 (Sio2) 112로 구성된다.
도면에 나타나 있지 않지만 층 구조물 100의 뒷면에는 증착된 실리콘 이산화막 (SiO2)만이 존재한다.
후공정 단계 Ⅱ에서는 실리콘 이산화막 112가 트랜치 마스크로서 형성되고 트랜치가 식각된다.
제 8 방법 단계 S8에서는 포토레지스터가 제 1 산화막 112에 증착된다. 트랜치가 좁게 식각될수록 후속 공정이 더욱 짧아지고 유리하게 된다. 미래 공정 세대의 기술적 발전은 성취가능한 최종 결과에 대해 긍정적 영향을 갖게될 것이다.
제 9 방법 단계 S9에서는 마스크 또는 하드 마스크가 식각된다. 이러한 목적을 위해, 방법 단계 S8에서 증착된 포토레지스터 층이 트랜치가 형성될 지점에 적절하게 형성되고, 노출된 증착산화막 112가 이방성 산화 플라즈마 식각 공정에 의해, 사용가능한 단결정 실리콘층 106 아래로 식각된다.
이러한 실리콘 이산화물에 대한 플라즈마 식각 공정은 실리콘 회로가 제조될 때 콘택홀을 만들기 위해 사용되는 표준 기술이다.
건식 산화물 식각 공정의 특성 중에 하나인 질화물에 관한 작은 선택성은 질화막 110이 잘 형성된다는 효과를 갖는다. 여기서 이것은 기대되는 효과이다. 이 시점에서, 사용가능한 실리콘 층 106으로의 지나친 식각은 기대되는 최종 결과에 불리한 것이 아니다.
제 10 방법 단계 S10에서는 마스크 또는 하드 마스크 형성후, 남아있는 포토레지스터 층이 산소 프라즈마 처리에 의해 제거된다. 추가로, 습식-화학적 스트리퍼(stripper)로 잔류하는 중합체를 제거할 필요가 있을 수도 있다.
제 11 방법 단계 S11에서는 실제의 트랜치 114가 이방성 클로로프라즈마(chloroplasma) 건식 식각 공정에 의해, 사용가능한 단결정 층 106 안으로 식각된다.
위에서 말한 이방성 클로로프라즈마 건식 식각 공정은 폴리실리콘 게이트 전극을 형성하는데 사용되거나 다이나믹 RAM(Random Access Memory)의 경우에서 트랜치 셀을 형성하기 위해 사용되는 형태의 식각 공정에 사용된다.
여기서, 일련의 층 100의 표면 위에 형성된 산화막 112는 마스킹 층이 된다.
매몰된 열 실리콘 이산화 층 104는 트랜치 깊이에 있는 에치 스탑 역할을 한다.
클로로플라즈마 식각 공정의 선택성은 약 10:1 내지 20:1이다. 즉, 실리콘에서의 식각률이 SiO2에서의 식각률보다 10배 높다. 이것은 일련의 층 100에 대한 식각시간, 식각률, 측면의 균일성과 관련한 오차를 허락하고, large process window를 보장한다.
공정 단계 Ⅱ 후에 얻어지는 구조물이 도 1에 나타나 있다.
공정 단계 Ⅲ은 산화에 의해 트랜치 114가 채워지는 제 12 방법 단계 S12로 구성된다.
산화에 의해 트랜치 114가 채워지는 동안, 형성된 증착산화막 112 "하드 마스크"가 일련의 층 100 위에서 변화하지 않은 채 남아있다는 사실에서 본 발명의 기본적 특징이 발견된다.
일련의 층은 트랜치 114가 채워질 때까지 수증기 분위기에서의 열산화 공정으로 산화된다. 이 열산화의 특징은 결과로써 생기는 층 두께가 산화된 실리콘의 소모 및 외부로부터 공급되는 산소에 의해 거의 같은 부분에 생겨난다는 것이다. 따라서 산화 시간은 최소한 트랜치의 단폭(single width)에 해당하는 산화막 두께가 동시적으로 산화된 실리콘 웨이퍼 원판위에 성장되도록 조절된다. 트랜치 폭이 1㎛일 때, 1㎛ 두께의 산화막이 성장되어야 한다. 1㎛의 트랜치 폭은 오늘날의 사진식각 공정으로 확실히 얻을 수 있는 수치이다. 트랜치 폭이 0.8㎛일 때는 이와 비슷한 0.8㎛의 산화막이 성장될 때 만족할만 하다. 0.8㎛의 트랜치 폭은 현대의 노출 공정으로 얻을 수 있는 값이다. 이것은 반도체 기술에 있어서 트랜치 면적이 점점 작아지고 있는 현재의 경향이 선행 기술과 반대되는 이 방법의 경우에 기술적 장점을 제공한다는 증거를 만든다. 한편, 선행기술에서는 증기 상태에서 증착(deposition)하는 채움 방법을 따른다.
비이상적인 경우 즉, 완전히 반응-제한적이지 않은, 부합하는 증착공정의 경우, 표면 가까이에 위치한 트랜치 부분이 멀리 떨어져 있는 부분보다 더 빨리 채워지기 쉽다. 이것은 트랜치가 파이프 공동(pipe cavity)이라고 하는 모세 공동(空洞) (capillary cavity)이므로, 상부(upper side)가 먼저 닫혀질(closed) 것이라는 결론을 낳는다.
현재의 연결관계에서 설명된 실시예에 사용되는 산화-채움 공정은 현존하는 기하학이 경우에서 거의 이상적으로 반응-제한적인 것이며 트랜치가 음의 측면각(negative flank angles)을 갖지 않을 때 파이프 공동이 분명히 생기지 않을 것이다.
실리콘의 열산화가 진행되는 동안, 산소가 이미 성장된 SiO2 층을 통해 실리콘-SiO2 경계면으로 확산되어야 한다. 화학 반응은 이 경계면에 이를 때까지는 일어나지 않을 것이다. 현재의 연결관계에서 설명된 실시예에 따른 대부분의 Si3N4 층과 하드 마스크의 남아있는 증착 산화막 112와 같은 확산장벽은 여기서 사용된 국부 산화로써 트랜치를 균일하게 채울수 있도록 만든다.
트랜치의 양 옆 앞에 있는 층이 가운데서 서로 접촉하자마자 산화 분위기에서의 산소 보충이 자동적으로 점차 감소되기 때문에, 트랜치 벽에 대한 산화-채움 공정은 자진-제한적(self-limiting)이다.
트랜치 채움 공정으로 인한 일련의 층 100의 상태가 도 2에 나타나 있다. 트랜치 벽 위의 SiO2 층 116이 트랜치의 경계를 정하는 처음부터 존재했던 마스크 반쪽 아래에 성장된다. 도 2의 점선은 초기 트랜치 114의 크기를 나타낸 것이다.
트랜치의 새로운 옆 경계면 상부, Si3N4 층 110 아래에 "버즈빅(birdsbeak)"이 형성되어 일련의 층을 벗어나 마스크 끝단에서 위쪽을 향하도록 휜다.
트랜치 맞은쪽에 위치한 실리콘 캐리어층 102의 경계면 위에 추가로 산화물이 성장한다. 이로인해 도 2에 나타낸 바와같이 매몰 산화막 104의 팽창 118이 발생한다.
매몰 산화막의 팽창과 트랜치 하부 가장자리가 둥글어지는 두 가지 현상은 앞서 설명한 산소 확산 작용에 기인한 것이다.
트랜치가 채워진 중앙에서 두 가지 문제되는 영역이 있다. 이 때문에 처음부터 이 단순한 방법이 쉽게 사용될 수 없다.
첫 번째 문제 영역은 일련의 층 100 상부 위에 있는 "삼각홈(gusset)" 120이다. 후속 공정 단계동안, 화학잔존물과 티끌이 이 삼각홈 속에 모일 수 있다. 또한 폴리실리콘 게이트 공정동안, 이 잔존물과 티끌이 누전(shortcircuit)을 일으켜 결과적으로 해당 회로를 오동작시킬 수 있는 도전(導電) 행로(conducting path)를 우연히 형성할 수 있다. 두 번째 문제 영역은 두 산화막 116이 함께 성장되는 존재가능한 "접합지점(seam)"이다. 모세효과로 인해 불화수소산을 포함한 식각 산성 용액이 이 접합지점으로 스며들 수 있다. 식각 산성 용액의 사용은 CMOS 기술분야에서 피할 수 없는 것이다. 이 식각 용액이 일단 침투되면, 원하지 않는 식각 부식 때문에 제거하는 것이 거의 불가능하고, 후속 제조 공정동안과 나중에 완료된 회로에 영구적 손상을 가할 것이다.
또다시 하드 마스크를 제거할 수 있는 방법은 알려져 있지 않다. Si3N4에 관한 높은 선택성에도 불구하고, 삼각홈 120 영역을 침범하여 부분적으로 트랜치를 파내기 때문에 불화수소산을 포함한 식각 용액은 사용될 수 없다.
이방성 산화 식각 공정은 Si3N4에 관해 지나치게 비선택적이고 삼각홈의 불리한 면을 바꾸지 못할 것이다.
다른 산화방법을 사용하거나 이미 알려진 산화방법을 조합하여 트랜치를 산화물로 채울 수 있다. 제 1의 가능한 방법은 트랜치를 CVD 산화물로 채우는 것이다. 다른 가능성은 열산화에 의해 트랜치를 채우는 것이다. 또다른 가능성에 따르면, 열산화에 의해 부분적으로 트랜치를 채우고 나머지 트랜치를 CVD 산화물로 채우거나 순서를 바꾸어 트랜치를 채우는 것이다.
후 공정 단계 Ⅳ에서는 앞서 설명된 단점이 제거된다.
트랜치의 채움으로부터 발생되는 문제점을 피하기 위해, 불순물이 도핑되지 않은 폴리실리콘 층 124 가 주가의 중간삽입 단계를 거치지 않고 기체 상태에서 제 13 방법 단계 S13에서의 LPCVD 공정으로 즉시 증착된다.
폴리실리콘 증착 공정은 현대 폴리실리콘 게이트 전체공정 중 한 구성부분이므로 해당 제조분야에 이미 알려져 있다.
돌출 측면 (negative flank angle)이 있는 가장자리가 본 발명에서는 존재하지 않기 때문에 폴리실리콘 증착 공정의 사용이 여기서는 문제되지 않는다. 1㎛의 식각된 트랜치 폭을 위해, 증착된 층 두께는 0.7-0.8㎛인 것이 편리하다고 입증된다. 현재까지 진행된 제조 상태는 각각 도 3과 4와 같이 그려질 수 있다.
이러한 폴리실리콘의 합당한 증착 단계는 본 발명에 따른 방법의 중요한 특징이다.
합당한 증착 공정에 의해, 삼각홈 120 영역에서 지적된 불리한 지형을 둥글게 할 수 있음과 동시에, 일련의 층 100의 앞부분의 높이차를 감소시킬 수 있었다.
도 3과 4에 나타나 있지는 않지만, 일련의 층 100의 뒤에는 폴리실리콘 증착 공정에 의해 폴리실리콘 층이 증착되어 있다.
제 14 방법 단계 S14에서는 폴리실리콘 층이 일련의 층 100의 뒷면으로부터 전부 제거된다. 이것은 플라즈마 식각 공정에 의해 실행된다. 이 식각 공정동안, 일련의 층 100의 앞 표면은 식각 시스템의 선반 위에 놓여 있다.
방법 단계 S7에서 일련의 층 100 뒷면에도 적용되었던 증착된 산화물이 에치 스탑 층을 형성한다.
제 15 방법 단계 S15에서는 증착된 폴리실리콘 층 124가 추가의 중간삽입 단계를 거치지 않고 마스크도 사용하지 않고 이방성 클로로플라즈마 식각공정에 의해 식각된다. 이것은 게이트 전극을 형성하기 위해 사용되는 동일 시스템에서 실시될 수 있다. 또는 트랜치 식각을 위해 사용했던 동일 시스템에서 실시될 수 있다.
이 실리콘 식각 공정의 선택성은 일련의 층 100의 앞 표면 위에 남아있는 증착된 산화막 112에 관해 1:10 내지 1:20의 범위에 있다.
보통 이러한 형태의 제조 공정에 수반되는 불균일의 면제와 신뢰성 있는 에치 스탑이 주어진다.
따라서, Si3N4 층이 손상되지 않은 채 보존된다.
이방성 식각 공정은 식각될 층을 주로 웨이퍼 면과 수직인 방향으로 제거한다.
도 5는 폴리실리콘 층 124에 대한 후면 식각(back-etching)의 결과로써 생기는 레벨링 효과를 보여준다. 최초 면은 점선으로 표시되어 있다.
도 6은 방법 단계 S15가 완료되었을 때 일련의 층 100의 상태를 보여준다.
도 6에서 볼 수 있듯이, 앞서 설명된 이방성 후면 식각단계 S15의 적용은 트랜치 판(gusset) 116이 평평하게 되고 폴리실리콘 커버 124a가 산화물로 채워진 트랜치 114 위에 형성되는 효과를 낳는다.
산화물로 채워진 트랜치 114 위에 폴리실리콘 커버 124a가 형성되는 것은 본 발명의 본질적인 특징이다.
방법 단계 S16에서는 남아있는 마스크가 불화수소산을 포함한 용액에서의 간단한 습식-화학적 침식 식각에 의해 제거된다.
소수성(hydrophobic)이 되어야 할 일련의 층 100의 뒷면은 식각공정이 끝났음을 확인하기 위한 모니터 역할을 한다.
불화수소산을 포함한 식각 용액은 Si3N4에 대해서뿐만 아니라 실리콘에 대해서도 최소 1:100의 선택성을 갖고 있다.
증착된 산화막 112로 구성되는 하드 마스크는 별 어려움없이 제거될 수 있다.
증착된 산화막이 제거된 후 일련의 층 100의 상태가 도 7에 나타나있다.
본 발명에 따른 트랜치 제조 방법은 앞서 설명된 Ⅰ에서 Ⅳ까지의 공정 단계를 기초로 하여 설명되었다.
이 방법에 의해, 절연물질로 채워진 트랜치가 형성되었다. 상기 트랜치는 불화수소산을 포함하는 습식-화학적 식각 용액에 대한 저항력이 큰 물질을 사용하여 동시적으로 완전히 커버되고 부분적으로 평평하게 되었다. 습식-화학적 식각 용액은 CMOS 공정에서 불가피한 것이다. 종래 방법과 비교해 볼 때, 다음과 같은 장점을 얻을 수 있다.:
- 트랜치를 식각하기 위해 요구되는 마스크가 쉽게 제고될 수 있다.
- 트랜치가 실리콘 이산화물로 채워지지만, CMOS 공정에 부응하는 것이며 필수단계인 습식-화학적 식각 및 세정 단계가 트랜치 채우는데 피해를 주지 않고 다른 유사 제조공정에서 흔히 사용되는 식으로 사용될 수 있다.
- 도 7에 나타나있는 제조 상태 후, 최종 집적회로가 종래의 CMOS 공정 단계중 한 후속 공정에 의해 제조될 수 있도록 하기 위해 Si3N4 층이 보존된다.
최악의 경우, 트랜치를 커버하고 있는 잔류 폴리실리콘 커버 124a가 일련의 층 앞 표면으로부터 상대적으로 돌출한다. 그러나, 이것은 순간적인 중간상태일 뿐이다. 종래의 CMOS 공정 단계의 후속단계가 다단계의 산화 및 선택적 산화 식각 단계로 구성되기 때문이다. 이 산화 및 선택적 산화 식각 단계는 공정 마지막에 일련의 층 100 표면이 넓게 평평해지는 결과를 낳게한다.
그 다음, 공정 단계 Ⅴ에서 최종 집적 회로가 완성된다.
제 17 방법 단계 S17에서는 Si3N4 층에 대한 종래의 건식 식각이 행해진다. 제 17 방법 단계 S17은 국부 산화에 의해 두꺼운 산화영역을 형성하도록 Si3N4 층 110을 형성하는 광기술에 관한 것이다.
제조 상태가 도 8에 나타나 있다.
최악의 경우, 트랜치 114에 대한 폴리실리콘 커버 124a의 "음영효과(shade effect)"로 인해, 계속되는 공정동안 Si3N4 가장자리 126가 이방성 질화 식각공정의 결과로써 남게된다고 여겨졌다.
제 18 방법 단계 이전에, 이온 식각과 레지스트 마스크에 의한 도핑물질 선증착 단계가 CMOS 제조 단계 중에 셀행된다. 상기 선증착 단계는 당해업자 사이에 이미 알려져 있는 것이다.
널리 사용되는 공정 패밀리의 경우, 구형(球形)의 n 및 p형 도핑영역에 대한 한정이 자진-조절식으로 실행 (트윈-튜브 공정이라 함)될 수 있으므로 두꺼운 산화 영역을 형성하기 위한 국부 산화는 유사한 LOCOS 부공정 모듈에 의해 진행되는 것이 통상적이다.
본 발명에 따른 트랜치 절연이 사용될 때 이 복잡한 공정 모듈이 없어서는 안된다. 본 연결관계에서 설명된 실시예에서, 트랜치는 1㎛의 폭으로 식각된다. 트랜치가 채워진 상태에서는 폭이 2㎛이다. 구형의 n 및 p형 도핑영역이 주입방해 마스크(resist implantation mask)에 의해 정의될 때, 그리고 레지스트 가장자리가 마스크 설계시 각 트랜치의 중앙으로 오게될 때, 에지 오차 및 조정 오차의 합은 ±1㎛일 수 있다.
이 값은 현재 널리 사용되는 스태퍼(stepper) 사진식각 기술에 의해 쉽게 얻어질 수 있다.
따라서 트랜치 절연에 수반되는 고비용은 위에 설명된 공정 단순화의 가능성에 의해 부분적으로 보상된다.
제 18 단계 S18에서는 필드 산화가 1000℃의 습한 산소 분위기에서 실행된다. 여기서 목표삼는 산화 두께는 650㎚이다.
도 9에 나타나 있듯이, 단결정 실리콘 106 (SiO2 층 128)에 더하여, 일련의 층 100 앞쪽으로 돌출한 트랜치 커버 124a도 산화되었다. (층 130)
약 350㎚의 트랜치 커버 124a는 그 분위기에 노출된 트랜치 커버 표면에 산화물 130을 형성하기 위해 소모되었다.
후공정인 제 19 방법 단계 S19에서는 질화 산화마스크 110이 완전히 제거된다. 이것은 보통 160℃의 뜨거운 인산에서 습식-화학적 침식 식각공정을 행함으로써 완료된다.
제조 상태가 도 10에 나타나있다. 도 10은 트랜치 커버 124a, 130의 가장자리에 여전히 남아있을 수 있는 Si3N4 잔류물 (도 9의 126)이 제거되었음을 보여준다.
그 다음, 일련의 층 100을 이온이 제거된 물로 헹군다.
도 10에서 볼 수 있듯이, 단계 S18에서의 필드 산화공정동안질화막 110에 의해 보호받았던 패드 산화막 108은 상기 질화막 110의 제거로 인해 더 이상 커버되어 있지 않다.
제 21 방법 단계 S21에서는 선질화(prenitride) 산화막 (패드 산화막) 108이 식각된다. 이러한 목적을 위해, 소정 두께의 층이 불화수소산을 포함한 식각용액에서 습식-화학적 침식 식각으로 모든 SiO2 표면 128로부터 균일하게 제거된다.
얇은 산화물 영역 132에서 사용가능한 실리콘 층 106의 베어(bare) 단결정 실리콘까지 식각하는 것이 목표이다.
다음, 이온이 제거된 물로 조심스럽게 헹구는 작업이 실시된다.
얻어진 제조 상태가 도 11에 나타나있다.
제 22 방법 단계 S22에서는 현재 노출되어 있는 단결정 실리콘 106이 "화이트 리본(white ribbon)"이라고 하는 인공물을 억압하도록 1000℃의 습한 산소 분위기에서 산화된다.
베어(bare) 실리콘 위의 산화물 두께가 100㎚가 되도록 하는 것이 목표이다.
도 11은 결과 상태를 보여주는데, 이는 원칙적으로 도 10을 기초로 한 것과 다르지 않다.
이 단계는 "희생적 산화단계"라고도 한다.
제 23 방법 단계 S23에서는 "희생적 산화막"이 제거된다. 이것은 불화수소산을 포함한 식각용액에서 습식-화학적 침식 식각공정으로 소정 두께의 층을 SiO2 표면으로부터 제거함으로써 완료된다. 얇은 산화영역에서 사용가능한 실리콘 층 106의 베어 단결정 실리콘까지 식각하는 것이 목표이다.
공정 끝에 발생되는 일련의 층 뒷면에 대한 소수성(hydrophobicity)은 상기 제 23 방법 단계에서 모니터로 사용될 수 있다.
다음, 이온이 제거된 물로 조심스럽게 헹구는 작업이 실시된다.
도 13은 얻어진 제조 상태를 보여준다. 이는 원칙적으로 도 11에 나타나 있는 상태와 다르지 않다.
그러나, 전체 실리콘 이산화 표면에 대한 반복적 식각은 트랜치커버에 대한 SiO2 비율을 감소시킬 것이다.
제 24 방법 단계 S24에서는 950℃의 건조한 산소 분위기에서이 산화공정에 의해, 55㎚의 두께를 갖는 게이트 산화 134가 일어나 노출된 실리콘 표면 위에 성장한다.
제조 상태가 도 14에 나타나 있다. 순전히 시각적 면에 있어서 이것은 도 13과 11과 다르지 않다.
제 25 방법 단계 S25에서는 문턱전압이 인가된다. 이 문턱전압 인가는 트랜치에 어떠한 영향도 끼치지 않는다. 결말에 있어서, 필수 세정단계와 관련한 습식-화학 공정을 통해 보통 5㎚ 두께의 산화막이 균일하게 제거된다.
제 26 방법 단계 S26에서는 폴리실리콘 층 136이 게이트 산화막 134 뿐만아니라 SiO2 층 128과 트랜치 커버 124a, 130 위에 증착된다.
이 증착은 합당한 LPCVD 공정으로 제 1 폴리실리콘 층 124를 증착하기 위해 사용된 동일 시스템에 의해 실행된다.
결과로써 얻어진 제조 상태가 도 15에 나타나 있다. 합당한 증착공정은 트랜치 커버의 가장자리 영역에 있는 일련의 층 100의 표면을 평평하게 한다.
제 27 방법 단계 S27에서는 단계 S26에서 증착된 폴리실리콘이 도핑된다. 이 폴리실리콘은 형성이 완료된 후 게이트 전극이 된다. 폴리실리콘 층 136을 충분히 전도성 있게 만들기 위해서는 기체 상태에서 인을 도핑할 필요가 있다.
제 28 방법 단계 S28에서는 폴리실리콘 게이트 전극의 형성이 실행된다. 이 게이트 전극 형성은 앞 공정 단계에서 이미 두 번 사용되었던 이방성 클로로프라즈마 건식 식각공정에 의해 포토레지스터 마스크를 통해 달성된다.
아래에 있는 실리콘 이산화층 128은 이 건식 식각공정동안 에치 스탑 역할을 한다.
실리콘 이산화에 대한 이 공정의 선택성은 약 1:20이다.
이 공정은 당해업자들 사이에 알려져 있고 MOS 기술분야에서 표준 공정을 구성한다.
도 16은 결과로 생긴 제조 상태를 보여준다.
왼편에는 필드 산화 위에 폴리실리콘 도전로(conducting path)의 일부가 보인다. 오른편에는 얇은 게이트 산화 134 위에 게이트 전극 140이 보인다.
가운데에서는 트랜치 커버의 형태에 있어서 이번 단계 S28이 갖는 효과를 볼 수 있다. 이 도면은 트랜치 영역의 층 두께와 측면 면적을 드러내는 사실적인 것이다. 트랜치 커버 영역에서의 지형은 게이트와 폴리실리콘 도전로 영역에서의 지형보다 약간 더 큰 높이 차이를 보이고 있다. 두 영역에서의 지형은 이미 알려져 있고 모든 반도체 제조자들은 그것을 감수해야만 한다. 아니면 후속 공정 단계를 실시하기 위해 적절한 레벨링 측정을 실시해야 한다.
도 16에서 볼 수 있듯이, 단계 S26에서 증착된 폴리실리콘 층 138의 일부 142도 트랜치 커버 영역에 남아있다.
제 29 방법 단계 S29는 소스-드레인 영역의 형성이나 일반적인 소스-드레인 기술을 다룬다.
이 단계에서는 다수의 주입 방지 마스킹, 이온 주입, 중간 세정 및 산화 단계, 그리고 필요에 따라 n- 및 p-소스/-드레인 아일랜드와 둥그스름한 n형 및 p형 도핑 영역으로의 옴 접촉을 형성하기 위한 스페이서 기술이 실행된다.
결과가 도 17에 나타나 있다.
산화막 144가 성장했음을 근거로 하여 폴리실리콘 영역 138, 140, 142가 열 산화되었음을 알 수 있다.
제 30 방법 단계 S30에서는 중간 절연체가 증착되고 상기 중간 절연체가 확산분포되어 레벨링이 이루어 진다.
이미 폴리실리콘 층 138, 149, 142 위에 형성된 열 산화막 144에 더하여, 추가 중간 절연체가 기체상태에서 증착된다. 이 추가 중간 절연체는 처음에는 불순물이 첨가되지 않은 증착 산화막 예를들어, 처음에 하드 마스크로 사용되는 증착 산화막이고, 그 다음에는 백분율 범위 내의 인과 붕소로 도핑된 SiO2(PBSG)이다.
PBSG 146은 폴리실리콘 가장자리의 가파른 측면을 900℃에서 행하는 확산분포 단계를 통해 덜 가파르게 만들 수 있다. (도 18 참조)
이것은 계속되는 콘택홀에 대한 오프닝과 "백-앤드(back-end)" 공정이 당해업자들 사이에 알려진 식으로 완전히 실행될 수 있도록 하기 위해 트랜치 커버의 측벽을 덜 가파르게 만들 것이다.
앞서 설명된 방법이 본 발명의 바람직한 실시예이다.
그러나, 본 발명에 따른 방법에 기본적인 방법 단계는 위에 언급한 모든 방법 단계를 포함하지 않는다.
제 1 실시예에 따르면, 본 발명에 따른 방법은 기본적으로 제 1 산화막 112가 SOI 기판을 포함한 일련의 층 100의 앞면에 증착되는 과정이 있는 방법 단계 S7 (도 1 참조)과; 제 1 산화막 112가 후공정인 트랜치 형성을 위한 마스크를 정의하도록 형성되는 과정이 있는 방법 단계 S8에서 S10까지 (도 1 참조)와; 트랜치가 마스크를 사용하여 SOI 기판의 산화막 아래로 식각되는 과정이 있는 방법 단계 S11 (도 1 참조)과; 트랜치 114가 산화물로 채워지는 과정이 있는 방법 단계 S12 (도 2 참조)와; 제 1 폴리실리콘 층 124가 제 1 산화막 112와 산화물로 채워진 트랜치 114 위에 증착되는 과정이 있는 방법 단계 S13 (도 4 참조)과; 폴리실리콘 커버 124a가 산화물로 채워진 트랜치 114 위에 남아 있는 식으로 제 1 폴리실리콘 층 124가 제거되는 과정이 있는 방법 단계 S15와; 제 1 산화막 112가 제거되는 과정이 있는 방법 단계 S16으로 구성된다.
본 발명의 바람직한 실시예가 BESOI 기판을 사용한다 하더라도 다른 방법에 의해 제조된 SOI 기판을 사용할 수도 있다.
다음에서 본 발명의 다른 실시예가 상세히 설명될 것이다. 일부 방법 단계에 관해서는 제 1 실시예와 다르다.
본 발명의 제 2 실시예에 따르면, 질화막을 일련의 층 뒷면으로부터 제거하기 위한 방법 단계 S4에서 S6까지는 다음과 같이 실행된다.
이 실시예와 관련하여, 단계 S3에서 증착된 산화막은 질화막 110의 질화물이 일련의 층 100의 앞면 위에서 보호받는 식각 마스크로서 사용된다.
단계 S4.1에서는 일련의 층 100의 앞면에 도포된 레지스트가 있고 일련의 층 100의 뒷면에 증착된 산화막이 불화수소산을 포함한 식각 용액 속에 잠김으로써 제거된다.
방법 단계 S4.2에서는 뜨거운 인산 속에 잠김으로써 앞면에 있는 레지스터가 제거되고 뒷면에 있는 질화막이 제거된다. 이 단계동안 일련의 층 100의 앞면에 있는 증착된 산화막이 식각 마스크 역할을 한다.
방법 단계 S4.3에서는 일련의 층 100이 이온이 제고된 물로 헹궈지고, 후속 방법 단계 S4.4에서는 일련의 층 100의 앞과 뒤에 있는 인산이 섞인 산화물이 불화수소산을 포함한 식각 용액 속에서 제거된다.
그 다음, 방법 단계 S4.5에서는 이온이 제거된 물로 헹구는 작업이 다시 실시되고, 방법 단계 S4.6에서는 일련의 층 100이 세정된다. 방법 단계 S4.7에서는 일련의 층 100을 이온이 제거된 물로 또다시 헹구고 말리는 작업이 실시된다.
마지막 방법 단계 S4.8에서는 일련의 층 100이 흡수된 물분자를 제거하도록 750℃의 온도에서 열처리된다.
본 발명의 제 3 실시예에 따르면, 방법 단계 S3에서 S6까지의 과정 대신 아래의 방법 단계가 실시된다.
방법 단계 S3'에서는 일련의 층 100의 뒷면이 현대식 스핀-에칭 기계 예를들면, SEZ의 RST 100, RST 200에서 식각된다.
마지막으로, 일련의 층 100은 흡수된 물분자를 제거하도록 방법 단계 S4'에서 750℃의 온도로 열처리된다.
본 발명의 제 4 실시예에 따르면, 일련의 층 100 뒷면에 있는 폴리실리콘이 전 영역에 대해 제거되는 방법 단계 S14가 현대식 스핀-에칭 기계에서의 습식-화학적 백-에칭에 의해 실시된다.
그러나, 본 발명은 SOI 기판의 사용으로 제한되지 않는다. 반면, 단순한 기판 즉, 벌크 재료(bulk material)에도 적용할 수 있다.
다음에서 제 5 실시예가 간단히 설명될 것이다. 상기 실시예에 따르면, 트랜치 절연이 단순한 기판 내에 제조된다. 제 5 실시예에 따른 방법은 SOI 기판 대신 단순한 기판이 사용되기 때문에 지금까지의 제 1 실시예의 방법과는 근본적으로 다르다. 트랜치가 상기 단순한 기판으로 식각되는 일정 깊이를 갖는다.
상기 제 5 실시예에 따르면, 본 발명에 따른 방법은 기본적으로 다음과 같은 방법 단계로 구성된다.:
제 1 방법 단계에서, 제 1 산화막이 기판을 포함한 일련의 층 앞면에 증착된다. 그런다음, 후속 공정인 트랜치 제조를 위한 마스크를 정의하도록 제 1 산화막이 형성된다. 마스크가 완료되었을 때, 이 마스크를 사용하여 트랜치가 기판 안으로 식각된다. 상기 트랜치는 일정 깊이를 갖는다. 식각되는 트랜치 깊이는 식각공정의 지속에 의해 또는 당해업자들 사이에 알려진 식각공정의 다른 변수를 조정함으로써 조절된다. 트랜치가 식각되었을 때, 트랜치는 산화물로 채워지고 제 1 폴리실리콘 층은 상기 제 1 산화막 위와 산화물로 채워진 트랜치 위에 증착된다. 이런 다음, 폴리실리콘 커버가 산화물로 채워진 트랜치 위에 남아 있는 식으로 제 1 폴리실리콘 층이 제거된다. 마지막으로, 제 1 산화막이 제거된다.
제 5 실시예에 따른 방법을 통해, LOCOS 절연의 경우보다 활성소자가 다른 활성소자와 더 긴밀한 관계를 갖도록 즉, 더 가깝게 패킹되도록 하는 트랜치 절연을 형성할 수 있다. 게다가, 본 발명에 따른 방법이 사용될 때 얻어진 절연 특성이 LOCOS 절연의 경우보다 더 좋다.
제 5 실시예에 따른 트랜치 절연은 예를들어, 256메가 이상의 DRAM 분야에서 사용되고 이들 메모리로부터 끌어낼 수 있는 로직 프로세스를 위해 사용된다.

Claims (12)

  1. SOI 기판에 트랜치 절연을 형성하는 방법에 있어서,
    a) SOI 기판을 포함하는 일련의 층(100) 앞면에 제 1 산화막(112)을 증착하는 단계와;
    b) 후공정인 트랜치 형성을 위한 마스크를 정의하도록 제 1 산화막(112)을 형성하는 단계와;
    c) 상기 마스크를 사용하여 SOI 기판의 절연층 아래로 트랜치(114)를 식각하는 단계와;
    d) 상기 트랜치(114)를 산화물(116)로 채우는 단계와;
    e) 제 1 산화막(112)과 산화물로 채워진 트랜치(114) 위에 제 1 폴리실리콘 층(124)을 증착하는 단계와;
    f) 폴리실리콘 커버(124a)가 상기 산화물로 채워진 트랜치(114) 위에 남는 식으로 상기 제 1 폴리실리콘 층(124)을 제거하는 단계와;
    g) 제 1 산화막(112)을 제거하는 단계를 포함하는 것이 특징인 트랜치 절연 형성 방법.
  2. 청구항 1에 있어서, 단계 a) 앞에
    - SOI 기판을 포함하는 일련의 층(100) 앞면에 패드 산화막(108)을 증착하는 단계와;
    - 상기 패드 산화막(108) 위와 일련의 층(100) 뒤에 질화막(110)을 증착하는 단계와;
    - 상기 질화막(100) 위에 제 2 산화막을 증착하는 단계와;
    - 상기 일련의 층 뒷면으로부터 질화막을 제거하는 단계와;
    - 제 2 산화막을 제거하는 단계가 포함되는 것이 특징인 트랜치 절연 형성 방법.
  3. 청구항 2에 있어서, 단계 b)는
    - 상기 제 1 산화막(112) 위에 포토레지스트를 도포하는 단계와;
    - 후공정인 마스크 형성을 위한 영역을 정하도록 상기 포토레지스트를 형성하는 단계와;
    - 제 1 산화막(112), 질화막(110) 및 패드 산화막(108)을 식각함으로써 후공정인 트랜치 형성을 위한 상기 마스크를 형성하는 단계와;
    - 포토레지스트를 제거하는 단계로 구성되는 것이 특징인 트랜치 절연 형성 방법.
  4. 청구항 1에서 43지 중 한 항에 있어서,
    트랜치(114)가 클로로프라즈마 건식 식각공정에 의해 식각되는 것이 특징인 트랜치 절연 형성 방법.
  5. 청구항 1에서 4까지 중 한 항에 있어서,
    제 1 산화막(112)이 TEOS LPCVD 공정에 의해 증착되는 것이 특징인 트랜치 절연 형성 방법.
  6. 청구항 1에서 5까지 중 한 항에 있어서,
    트랜치(114)가 열산화 공정에 의해 채워지는 것이 특징인 트랜치 절연 형성 방법.
  7. 청구항 1에서 5까지 중 한 항에 있어서,
    트랜치(114)가 CVD 산화물에 의해 채워지는 것이 특징인 트랜치 절연 형성 방법.
  8. 청구항 1에서 5까지 중 한 항에 있어서,
    트랜치(114)의 일부가 열산화 공정에 의해 채워지고 나머지 부분이 CVD 산화물에 의해 채워지는 것이 특징인 트랜치 절연 형성 방법.
  9. 청구항 1에서 8까지 중 한 항에 있어서,
    제 1 폴리실리콘 층(124)가 LPCVD 공정에 의해 증착되는 것이 특징인 트랜치 절연 형성 방법.
  10. 청구항 1에서 9까지 중 한 항에 있어서,
    제 1 폴리실리콘 층(124)이 식각 공정에 의해 제거되는 것이 특징인 트랜치 절연 형성 방법.
  11. 청구항 1에서 10까지 중 한 항에 있어서,
    제 1 산화막(112)이 습식-화학적 식각공정에 의해 제거되는 것이 특징인 트랜치 절연 형성 방법.
  12. 기판에 트랜치 절연을 형성하는 방법에 있어서,
    a) 상기 기판을 포함하는 일련의 층 앞면에 제 1 산화막을 증착하는 단계와;
    b) 후공정인 트랜치 형성을 위한 마스크를 정의하도록 제 1 산화막을 형성하는 단계와;
    c) 상기 마스크를 사용하여 기판에 일정 깊이를 갖는 트랜치를 식각하는 단계와;
    d) 상기 트랜치를 산화물로 채우는 단계와;
    e) 제 1 산화막과 산화물로 채워진 트랜치 위에 제 1 폴리실리콘 층을 증착하는 단계와;
    f) 폴리실리콘 커버가 상기 산화물로 채워진 트랜치 위에 남는 식으로 상기 제 1 폴리실리콘 층을 제거하는 단계와;
    g) 제 1 실리콘 산화막을 제거하는 단계를 포함하는 것이 특징인 트랜치 절연 형성 방법.
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