KR19990064101A - 반도체 디바이스 시험장치 - Google Patents

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KR19990064101A
KR19990064101A KR1019980702582A KR19980702582A KR19990064101A KR 19990064101 A KR19990064101 A KR 19990064101A KR 1019980702582 A KR1019980702582 A KR 1019980702582A KR 19980702582 A KR19980702582 A KR 19980702582A KR 19990064101 A KR19990064101 A KR 19990064101A
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아키히코 이토
요시히토 고바야시
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오우라 히로시
가부시키가이샤 아드반테스트
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Abstract

IC 패키지의 종류가 변경되어도, IC 소켓를 교환할 필요를 없이한 반도체 디바이스 시험장치를 제공한다. 피시험 IC를 수납하는 디바이스 수납 캐리어(100)의 저부를 개방하고, 이 디바이스 수납 캐리어의 개방저부에, 탄성을 가진 고무판(111)과, 이 고무판의 두께 방향으로 서로 절연상태에서 또한 양단부가 상기 고무판의 양면에 노출한 상태로, 매설된 다수개의 도전성 세선(112)등으로 구성된 도전성 세선 매설부재(110)를 장치하고, 이 도전성 세선 매설부재상에 피시험 IC를 재치한다. 적어도 상기 도전성 세선 매설부재의 상면에 재치된 피시험 IC의 각 단자와 대응하는 위치에, 금패드(72)가 상호 절연상태에서 형성된 보드(70)를 테스트 헤드에 장치하고, 테스트부(21)에 있어서의 피시험 IC의 시험시에, 상기 도전성 세선 매설부재의 하면을 상기 보드에 접촉시켜, 피시험 IC의 각 단자와 상기 보드의 대응하는 도전체 패드와를 상기 도전성 세선을 통하여 상호 전기적으로 접속한다.

Description

반도체 디바이스 시험장치
반도체 집적회로(이하, IC라칭함)에 소정의 패턴의 테스트 신호를 인가하여 그 전기적 특성을 측정하는 반도체 디바이스 시험장치(일반적으로 IC테스트라고 불리운다)에는 시험할 IC(피시험IC)를 테스트부에 반송하고, 이 테스트부에 있어서 피시험 IC를 반도체 디바이스 시험장치의 테스트헤드(시험용의 각종의 전기신호를 공급 및 수신하는 시험장치의 측정부)의 소켓에 전기적으로 접촉시켜, 시험후에 시험끝난 IC를 테스트부에서 반출하고, 시험결과의 데이터에 의거하여 시험끝난 IC를 양품, 불량품으로 유형분류하는 반도체 디바이스 반송 처리장치(일반적으로 핸들러라 불리운다)가 접속되어 있는 것이 많다. 본 명세서에 있어서는 이 종류의 핸들러를 일체적으로 접속한 것도 반도체 디바이스 시험장치라 칭하기로 한다. 또한, 이하에 있어서는 설명을 간명하게 하기 위하여, 반도체 디바이스의 대표예인 IC를 예로 들어 설명한다.
먼저, 수평반송 방식이라 불리우는 종래의 핸들러의 일예에 관하여 도 7을 참조하여 설명한다. 도시한 핸들러(10)는 유저가 미리 커스토머 트레이(유저트레이)(13)에 재치한 피시험 IC(15)를 고/저온에 견딜 수 있는 테스트 트레이(14)에 전송하여 다시 재치하는 로더부(11)와, 로더부(11)에서 반송되온 피시험 IC(15)를 시험하기 위한 테스트부(21)를 갖는 항온실(20)과, 테스트부(21)에서의 시험이 종료하고, 테스트 트레이(14)에 재치되어 반송되온 시험끝난 피시험 IC(15)를 테스트 트레이(14)에서 커스토머 트레이(13)에 전송하여 다시 재치하는 언로더부(12)(일반적으로는 시험결과의 데이터에 의거하여 피시험 IC를 분류하여 대응하는 커스토머 트레이에 재치할때가 많다)와를 구비하고 있다.
테스트 트레이(14)는 로더부(11)→항온실(20)→언로더부(12)→로더부(11)와 순환이동 되어 있고, 피시험 IC(15)를 재치한 테스트 트레이(14)는 로더부(11)에서 항온실(20)내부의 소크실(22)에 반송되고, 여기서 테스트 트레이(14)에 재치된 피시험 IC(15)가 소정의 일정온도로 가열 또는 냉각된다. 일반적으로는, 소크실(22)은 복수개(예컨대 10개)의 테스트 트레이(14)를 적층상태에 수납하도록 구성되어 있고, 예컨대 로더부(11)로 부터의 테스트 트레이가 제일위에 수용되고, 제일 아래의 테스트 트레이가 항온실(20)의 테스트부(21)에 반송되도록 구성되어 있다. 그리고, 소크실(22)내에서 테스트 트레이가 제일위에서 제일아래까지 순차로 이동되는 동안에 피시험 IC(15)가 소정의 일정온도에 가열 또는 냉각되고, 목적하는 고온 또는 저온의 온도 스트레스가 피시험 IC(15)에 부연된다.
이 일정온도에 가열 또는 냉각된 피시험 IC(15)는 그 온도를 유지한 상태로 테스트 트레이(14)마다 소크실(22)에서 테스트부(21)로 반송되고, 여기서 피시험 IC(15)는 테스트 트레이(14)에 탑재된 채로, 이 테스트부(21)에 배치된 IC소켓(도시하지 않음)과 전기적으로 접촉되고, 피시험 IC(15)의 전기적 특성이 측정된다. 시험종료후, 시험 끝난 피시험 IC(15)는 테스트 트레이(14)마다 테스트부(21)에서 출구실(23)에 반송되고, 여기서 피시험 IC(15)는 외부온도에 되돌려 진다.
이 출구실(23)은 상기 소크실(22)과 마찬가지로 테스트 트레이를 적층상태로 수납하는 구성을 갖고, 예컨대, 출구실(23)내에서 테스트 트레이가 제일 아래 부터 제일 위까지 순차 이동되는 동안에 시험끝난 피시험 IC(15)가 외부온도로 되돌려지도록 구성되어 있다. 외부온도로 되돌려진 후, 시험끝난 피시험 IC(15)는 테스트 트레이(14)마다 언로더부(12)에 반출되고, 여기서 테스트 트레이(14)에서 테스트 결과의 카테고리 마다에 분류되어서, 대응하는 커스토머 트레이(13)에 전송재치된다. 이하, 동일한 동작을 되풀이하게 된다.
또한 커스토머 트레이(13)와 테스트 트레이(14)간의 피시험 IC(15) 및 시험끝난 피시험 IC의 전송에는 통상 진공펌프를 사용한 흡인 반송수단이 사용되고 있고, 한번에 1∼수개의 피시험 IC(15)를 흡착하여 전송을 행한다. 또 로더부(11) 및 언로더부(12)에 있어서 커스토머 트레이(13)는 트랜스퍼 아암(30)에 의하여 피시험 IC(15)를 테스트 트레이(14)로 전송하는 위치 및 테스트 트레이(14)에서 시험끝난 IC를 수취하는 위치로 이동된다.
상술한 바와같이, 피시험 IC(15)는 로더부(11)에서 테스트 트레이에 재치되어 테스트부(21)로 반송되고, 시험종료후 이 테스트부(21)에서 언로더부(12)에 테스트 트레이마다 반송된다. 테스트부(21)에 있어서, 피시험 IC(15)는 테스트 트레이에 재치된 채로 반도체 디바이스 시험장치(이하, IC테스터라 칭함)에서 소정의 테스트 패턴 신호가 공급되는 IC소켓와 전기적으로 접속되어 전기특성시험이 행하여진다. 핸들러의 테스트부(21)는 피시험 IC(15)를 지정된 분위기 중에서 시험할 필요가 있기 때문에, 항온실(20)내에 설치되어 있고, 또, 테스트 헤드에 장치된 IC 테스터의 IC소켓도 단열상태로 항온실(20)내에 배치할 필요가 있다.
도 8에 테스트 트레이(14)의 일예의 구조를 표시한다. 테스트 트레이(14)는 사각형 프레임(16)에 복수의 선반(17)이 사각형 프레임(16)의 길이방향에 평행으로 또한 등 간격으로 형성되어 있고, 이들 선반(17)의 양측 및 선반(17)과 대향하는 프레임(12)의 길이방향의 변(16a,16b)에 각각 복수의 부착편(18)이 등간격으로 돌출형성되어 있다. 각 선반(17)의 양측의 부착편(18)은 한쪽의 부착편(18)이 반대측의 부착편(18)의 중간에 위치하도록 형성되어 있고, 마찬가지로, 프레임(16)의 길이방향의 변(16a,16b)의 부착편(18)은 대향하는 선반(17)의 부착편(18)의 중간에 위치하도록 형성되어 있다. 이들 대향하는 선반(17)의 공간 및 선반(17)과 대향하는 길이 방향의 변(16a,16b)과의 사이의 공간에 각각 다수개의 디바이스 수납 캐리어(24)(이 기술분야에서는 트레이 인서트라 불리우고 있다)가 병치상태로 수납된다.
각 디바이스 수납 캐리어(24)는 이들 공간에 있어서 위치가 어긋나 비스듬히 대향하는 2개의 부착편(18)을 대각선 방향의 각부에 포함하는 하나의 사각형의 구획인 캐리어 수납부(19)에 수납된다. 따라서, 도시의 예에서는 각 선반(17)의 한쪽에 16개의 부착편(18)이 형성되어 있으므로, 상기 각 공간에 16개의 캐리어 수납부(19)가 형성되고, 16개의 디바이스 수납 캐리어(24)를 장치할 수가 있다. 도시의 예에서는 4개의 공간이 있으므로 디바이스 수납 캐리어(24)는 하나의 테스트 트레이(14)에 16×4개, 합계 64개, 장치할 수가 있다. 각 디바이스 수납 캐리어(24)는 2개의 부착편(18)에 예컨대 패스너(28)에 의하여 장치된다.
디바이스 수납 캐리어(24)의 외형은 동일형상, 동일치수를 가지고 있고, 그 중앙부에 피시험 IC를 수납하는 IC수용부(25)가 형성되어 있다. 이 예에서는 IC수용부(25)는 사각형의 오목부로 되어 있다. 이 IC 수용부(25)의 형상 및 치수는 수용하는 IC의 형상 및 치수에 따라서 결정된다. 이 때문에 피시험 IC의 형상 및 치수가 상위할때마다, 대응하는 형상 및 치수의 IC수용부(25)를 갖는 디바이스 수납 캐리어(24)가 준비되고, 피시험 IC의 형상 및 치수에 따라서 디바이스 수납 캐리어를 교환한다.
IC수용부(25)의 외형은 캐리어 수납부(19)의 대향하는 부착편간의 공간에 유감하는 치수로 선택되어 있고, IC수용부(25)의 양단부에는 부착편(18)상에 배치되는 돌출부가 각각 설치되어 있다. 이들 양 돌출부에는 패스너(28)가 삽통되는 장치용의 구멍(26)이 각 돌출부에 측부에 위치결정용 핀이 삽입되는 구멍(27)이 각 돌출부의 중앙부에, 각각 형성되어 있다. 도 9는 상기 구조의 테스트 트레이(14)에 장치된 디바이스 수납 캐리어(24)를 표시한다.
피시험 IC(15)는 도 8에 표시한 테스트 트레이(14)의 각 디바이스 수납 캐리어(24)내에 탑재되어 로더부(11)에서 항온실(20)내의 테스트부(21)에 반송되고, 테스트 트레이(14)에 재치된 상태로 테스트 헤드에 장치된 IC소켓에 전기적으로 접촉되어 전기 특성시험이 행해진다.
도 8에 도시한 구조의 테스트 트레이(14)가 사용된 경우에, 테스트 헤드에 장치되는 IC소켓의 일예를 도 10에 표시한다. 이 예는 IC소켓(60)를 4행(횡열)×8열(종열)의 매트릭스상으로 배열한 경우를 표시한다. 이 IC소켓(60)의 배열의 행수는 테스트 트레이(14)에 장치된 디바이스 수납 캐리어(24)의 행수와 동일하지만, 열수는 디바이스 수납 캐리어(24)의 열수의 절반(1/2)이 되어 있다. 그 이유는 1대의 IC 테스트로 한번에 시험할 수가 있는 IC의 개수에는 한도가 있고, 64개와 같은 다수개의 IC를 한번에 시험할 수가 없기 때문이다.
따라서, 도 8에 도시한 구조의 테스트 트레이(14)를 사용한 경우에는 IC를 수납하는 디바이스 수납 캐리어(24)가 테스트 트레이(14)에 4행×16열의 매트릭스상으로 배열되기 때문에 IC테스터가 32개의 IC를 한번에 시험할 수 있도록 구성되어 있는 경우에는 도 10에 도시한 바와같이 테스트 트레이(14)의 각행(횡열)의 한줄걸러 IC를 한번에 시험할 수 있도록 4행 ×8열의 32개의 IC소켓(60)가 테스트 헤드에 장치된다. 즉, 4행×8열의 IC소켓(60)는 테스트 트레이(14)가 테스트 헤드에 반송되어 왔을때에 테스트 트레이(14)의 각행의 예컨대 1,3,5,7,9,11,13,15열의 32개의 IC(4행×8열)와 각각 전기적으로 접촉가능하도록 배열되어 있다.
도 11에 도시한 바와같이, 1회째의 테스트는 테스트 트레이(14)의 각행의 1,3,5,7,9,11,13,15열에 각각 배치된 32개의 IC(15)(사선으로 지시하는 IC)에 대하여 실시되고, 2회째의 테스트는 테스트 트레이(14)를 디바이스 수납 캐리어(24)의 1열의 가로방향폭에 대응하는 거리만큼 이동시켜서 각행의 2,4,6,8,10,12,14,16열에 배치된 32개의 IC(15)에 대하여 실시된다.
또한, 테스트 트레이(14)의 각행의 3열 걸러 IC를 한번에 전부 테스트 할 수 있도록 테스트헤드에 4행×4열의 16개의 IC소켓(60)를 장치한 경우에는 1회째의 테스트를 테스트 트레이(14)의 각행의 1,5,9,13열에 각각 배치된 16개의 IC에 대하여 실시하고, 테스트 트레이(14)를 디바이스 수납 캐리어(24)의 1열의 가로 방향 폭으로 대응하는 거리만큼 이동시켜서 각행의 2,6,10,14열에 배치된 16개의 IC에 대하여 2회째의 테스트를 실시하고, 테스트 트레이(14)를 디바이스 수납 캐리어(24)의 1열의 가로방향폭에 대응하는 거리만큼 다시 이동시켜서 각행의 3,7,11,15열에 배치된 16개의 IC에 대하여 3회째의 테스트를 실시하고, 최후에 테스트 트레이(14)를 디바이스 수납 캐리어(24)의 1열의 가로 방향 폭에 대응하는 거리만큼 더욱 이동시켜서 각행의 4,8,12,16열에 배치된 16개의 IC에 대하여 4회째의 테스트를 실시함으로서 4행×16열에 배열된 64개의 모든 IC를 시험할 수가 있다.
그런데, 세라믹, 플라스틱 등의 절연기판의 표면에 반도체 디바이스(IC)를 실장하고, 이 기판의 바닥면에 단자 혹은 전극으로서 기능하는 미소한 납땜 보울을 격자상으로 2차원적으로 배열한 형식의 보울·그리드·어레이(Ball Grid Array)구조의 패키지(이하, BGA 패키지라 칭함)에 수용된 IC나, 박형의 정 4각형 또는 직사각형의 패키지 본체의 4측변에서 단자 핀이 수평방향으로 평행으로 내어붙인 표면실장형식의 패키지인 QFP(Quad Flat Package)에 수용된 IC나, 박형의 직사각형의 패키지 본체의 측변의 대향 2변에서 단자핀이 수평방향을 평행하게 내어붙인 표면실장형식의 패키지인 TSOP(Thin Small Outline Package)에 수용된 IC와 같은 다핀화한 IC패키지에 수용된 IC를 시험하는 경우, IC패키지는 로더부(11)에 있어서 커스토머 트레이(13)에서 도 8에 도시한 바와같이 테스트 트레이(14)에 전송, 재치되어 테스트부(21)에 반송되고, 테스트 트레이(14)에 재치된 상태로 시험된다. 또한 TSOP란 패키지 장치 높이 1.27mm이하의 SOP(Small Outline Package)를 말한다. 또, QEP나 TSOP의 단자 핀은 걸윙(Gull Wing)상으로 성형되어 프린트 기판의 전극표면에 납땜된다.
테스트부(21)에 있어서, 테스트 트레이(14)에 재치된 IC 패키지의 단자 핀이 테스트 헤드에 장치된 IC소켓(60)의 소켓 단자와 전기적으로 접촉되고 이어서, IC 테스터 본체에서 소정의 패턴의 테스트 신호를 테스트 헤드에 장치된 퍼포맨스 보드(Performance Board)를 통하여 IC 소켓(60)에 공급함으로써 IC 패키지내의 IC의 시험이 행해진다. IC 패키지내의 IC로부터의 응답신호는 IC소켓(60) 및 퍼포맨스 보드를 통하여 IC테스터 본체에 이송되고, IC의 전기적 특성이 측정된다.
IC 패키지가 BGA 패키지인 경우에는 도 12에 도시한 바와같이 테스트 트레이(14)의 디바이스 수납 캐리어(24)에 재치된 BGA 패키지(40)의 바닥면의 격자상으로 배열된 다수개의 보울단자(41)가 테스트부(21)에 있어서 IC소켓(60)에 대응하는 소켓 단자(61)와 각각 전기적으로 접촉된다. 이 보울 단자(41)와 소켓단자(61)와의 전기적 접촉을 확실히 하기 위하여, 테스트 헤드의 상부에는 BGA 패키지(40)를 그 상부에서 하향으로 압압하여 억누르는 푸셔(압접자)(80)가 설치되어 있고, 이 푸셔(80)가 각 디바이스 수납 캐리어(24)에 수납되어 있는 BGA 패키지(40)를 윗쪽에서 압압하여 억누르고, 보울단자(41)를 대향하는 IC소켓(60)의 소켓 단자(61)에 확실하게 접촉되도록 구성되어 있다.
테스트 트레이(14)가 로더부(11)에서 테스트부(21)를 경유하여 언로더부(12)에 이동되는 동안, 테스트 트레이(14)에 장치된 디바이스 수납 캐리어(24)는 BGA 패키지(40)의 보울단자(41)를 캐리어 하면 측에 노출시킨 상태로 BGA 패키지(40)를 유지하고 있다. BGA 패키지(40)의 바닥면에는 보울단자(41)가 이 바닥면의 거의 전면에 걸쳐서 격자상으로 배열되어 있으므로, 이들 보울단자(41)의 전부를 IC소켓(60)의 소켓 단자(61)와 접촉시키기 위해서는 도 13에 도시한 바와같이, 디바이스 수납 캐리어(24)의 바닥면에 꽤 넓은 면적의 대개 직사각형의 소켓 단자용 개구(243)를 형성할 필요가 있다. 그 결과 도 13에서 이해될 수 있는 바와같이, BGA 패키지(40)를 재치, 지지하는 디바이스 수납 캐리어(24)의 저면영역(24)은 저면주변부(주로 길이방향의 양측)에 근소하게 잔존하게 된다.
일반적으로, BGA 패키지(40)의 바닥면의 주변에는 보울단자(41)가 배치되어 있지 않은 영역이 약간 존재하므로, 이 약간 남는 주변영역을 디바이스 수납 캐리어(24)의 잔존하는 저면영역(241)에 재치함으로써 겨우 BGA 패키지(40)를 유지하고 있다. 그렇지만, 최근에는 BGA 패키지(40)의 바닥면 전면에 보울단자(41)가 배치되어 있는 것도 제조되고 있고, 이와같은 BGA 패키지를 상기 구조의 디바이스 수납 캐리어(24)에 재치한 경우에는 그 소켓 단자용 개구(243)에서 외부에 노출되지 않는 보울단자가 출현하게되고, 디바이스 수납 캐리어(24)에 재치한 상태로 IC의 시험을 실시할 수는 없게된다.
이와같이, 디바이스 수납 캐리어(24)의 바닥면은 BGA 패키지에 수납된 IC의 집적도가 높아져서 다핀화된 것에 기인하여 BGA 패키지를 재치, 지지하는 저면영역이 거의 없어지고 말았다.
따라서, 디바이스 수납 캐리어(24)에 BGA 패키지를 지지하는 어떤 수단을 개발하지 않는 한, 테스트 트레이(14)에 재치한 채로 IC의 시험을 실시하는 상술한 구성의 IC 테스터를 사용할 수가 없다.
다른 한편, IC 패키지가 QFP인 경우에는 도 14에 표시한 바와같이, 테스트 트레이(14)의 디바이스 수납 캐리어(50)에 재치된 QFP(45)의 4측벽에서 평으로 꺼내져, 걸윙상으로 성형된 다수개의 단자핀(46)이 테스트 부(21)에 있어서, IC소켓(65)의 대응하는 소켓단자(66)와 각각 전기적으로 접촉된다. 이들 단자핀(46)과 소켓단자(66)의 전기적 접촉을 확실히 하기 위해, 테스트 헤드의 상부에는 각 디바이스 수납 캐리어(50)에 재치되어 있는 QFP(45)의 4측변에서 꺼낸 다수개의 단자핀(46)의 단부를 그 상부에서 아래쪽으로 압압하여, 대향하는 IC소켓(65)의 소켓 단자(6 6)에 압접시키는 푸셔(82)가 설치되어 있다.
테스트 트레이(14)에 장치된 디바이스 수납 캐리어(50)는 QFP(45)의 4측변에서 평행으로 꺼낸 다수개의 단자핀(46)을 캐리어의 측면에서 하면측에 노출시킨 상태로 QFP(45)를 유지하고 있다. QFP(45)가 다핀화 됨에 따라서, 도 15에 표시한 바와같이, 이 예에서는 직사각형의 패키지(45)의 4측벽의 각각의 거의 양단부까지(각부의 근방에 이르기까지)단자핀(46)이 형성되어 있다.
이들 단지 핀(46)의 전부를 IC소켓(65)의 소켓 단자(66)과 접촉시키기 위하여, QFP(45)의 4측벽을 따라서 디바이스 수납 캐리어(50)의 바닥면에 형성된 4개의 소켓 단자용 슬릿(52)는 각 슬릿의 단부가 인접하는 슬릿의 단부에 매우 근접한 위치까지 뻗어 있고, 서로 이웃한 슬릿의 단부간에는 약간의 결합부분이 잔존할 뿐이 된다. 그 결과, 도 15에서 이해되는 바와같이, QFP(45)를 재치, 지지하는 디바이스 수납 캐리어(50)의 4개의 슬릿(52)로 둘러싸인 중앙부분의 직사각형의 저면영역(51)은 이들 슬릿(52)의 외측의 디바이스 수납 캐리어(50)의 저면 주변부와 상기 근소한 결합부분에 의하여 기계적으로 접속될 뿐이고, 상기 QFP(45)를 재치하는 디바이스 수납 캐리어(50)의 저면영역(51)의 기계적 강도가 꽤 저하할뿐만 아니라, 디바이스 수납 캐리어(50)자체의 기계적 강도도 약해지는 난점이 있다.
한편으로, 고속동작하는 IC의 시험에는 고주파 신호를 인가할 필요가 있고, 고주파 신호를 인가하기 위해서는 IC소켓를 될 수 있는 대로 얇게 할 필요가 있다. 이와같이 IC 소켓를 박형화하면, 이에 부수하여 디바이스 수납캐리어(24)에 BGA 패키지와 같은 IC패키지를 재치, 지지하는 바닥면을 형성하는 것이 곤란해 진다는 문제, 혹은 디바이스 수납 캐리어(50)의 QFP와 같은 IC 패키지를 재치, 지지하는 저면영역의 기계적 강도가 저하하는 문제는 더욱 심각화 한다.
도 7을 참조하여 이미 설명한 바와같이, 로더부(11)에 있어서 테스트 트레이(14)에 전송, 재치된 피시험 IC(실제에는 IC를 수납한 패키지)(15)는 핸들러(10)의 항온실(20)내에 반송되고, 이 항온실(20)내의 소정의 온도에 가열 또는 냉각되어 항온실(20)내의 테스트부(21)에 반송되고, 여기서 소정의 온도로 유지된 상태에서, 또한 테스트 트레이(14)에 재치된 채로, IC의 시험이 행하여 진다. 시험종료후, 테스트 트레이(14)에 재치된 IC패키지는 테스트 트레이 마다 항온실(20)내에서 실외로 반출된다.
한편, IC 패키지의 단자(보울단자(41)나 단지핀 46등)이 전기적으로 접촉하는 IC소켓는 시험해야할 IC의 패키지가 다른 종류로 전환될때마다 이에 대응하여 교환된다. 그러나 이 교환작업은 간단하게는 행할 수가 없다. 다음에, 이 교환작업에 관하여 설명한다.
IC 테스터의 IC소켓(68)는 그 테스트 헤드의 퍼포맨스보드에 장치되어 있다. 테스트 헤드는 핸들러의 항온실(20)의 저부에 배치되어 있고, 피시험 IC를 소정의 온도에 유지한 상태로 피시험 IC의 시험을 행하기 위하여, IC소켓(68)은 소켓 단자를 포함한 그 상부가 항온실(20)내에 노출한 상태로 고정된다(도 6참조). 따라서, 이 IC소켓(68)를 교환할 때에는 먼저 IC소켓(68)을 항온실(20)에서 끌어내고, 다음에 테스트 헤드의 퍼포맨스 보드에 고정되어 있는 IC소켓(68)를 꺼내고, 다른 종류의 IC소켓에 교환하게 된다.
그렇지만, IC소켓(68)를 항온실(20)에서 끌어 내면, 소정온도에 설정되어 있는 항온실(20)은 그 저부가 개방되기 때문에, 외기가 항온실(20)내에 들어가, 항온실(20)내의 온도가 저하 혹은 상승한다. 따라서, IC패키지의 종류가 변경되었을 경우에는, IC소켓를 교환한 후, 테스트 헤드를 항온실(20)의 저부에 되돌려서 소켓 단자를 포함한 IC소켓의 상부를 항온실(20)내에 노출시켜, 그후 더욱 항온실(20)내의 온도를 소정의 온도로 재설정할 필요가 있고, 피시험 IC의 시험을 재개할때까지 상당한 시간과 번잡한 작업이 필요하였다. 이때문에, 시험시간이 대단히 길어지는 결점이 있다
본 발명은 반도체 디바이스가 정상으로 동작하는가의 여부를 시험하는 반도체 디바이스 시험장치에 관한 것이고, 상세하게 말하면, 시험해야할 반도체 디바이스, 특히 반도체 디바이스의 대표예인 반도체 집적회로를 테스트 트레이에 탑재하여 반송하고, 테스트부에 있어서 테스트 트레이에 재치한채로 반도체 집적회로의 전기적 시험을 행하고, 시험종료후에 시험이 끝난 반도체 집적회로를 테스트 트레이 마다 테스트부에서 반출하고, 시험결과의 데이터에 의거하여 시험이 끝난 반도체 집적회로를 유형분류하는 형식의 반도체의 바이스 시험장치에 관한 것이다.
도 1은 본 발명에 의한 반도체 디바이스 시험장치의 제 1의 실시예의 주요부의 구성을 도시하는 개략 단면도이다.
도 2는 도 1에 도시한 제 1의 실시예의 변형예를 도시한 개략 단면도이다.
도 3은 도 1에 표시한 제 1의 실시예의 다른 변형예를 도시한 개략 단면도이다.
도 4는 본 발명에 의한 반도체 디바이스 시험장치의 제 2의 실시예의 주요부의 구성을 도시하는 개략 단면도이다.
도 5는 본 발명에 의한 반도체 디바이스 시험장치의 테스트 헤드의 보드에 장치된 금패드의 일예를 도시하는 평면도이다.
도 6은 핸들러의 항온실과 본 발명에 의한 반도체 디바이스의 시험장치의 테스트 헤드와의 배치관계를 설명하기 위한, 항온실을 단면으로 한 개략 측면도이다.
도 7은 종래의 수평 반송식의 핸들러의 일예의 전체구성을 흐름도 적으로 도시한 개략도이다.
도 8은 종래의 테스트 트레이의 일예를 도시하는 사시도이다.
도 9는 도 8에 표시한 테스트 트레이에 디바이스 수납 캐리어를 장치한 상태를 도시하는 사시도이다.
도 10은 종래의 IC소켓의 일예를 도시하는 사시도이다.
도 11은 도 10에 도시한 IC소켓를 사용하여 도 9에 표시한 테스트 트레이에 재치된 피시험 반도체 디바이스를 시험할때의 태양을 설명하기 위한 개략도이다.
도 12는 디바이스 수납 캐리어에 재치된 BGA 패키지와 IC소켓의 전기적 접촉상태를 설명하기위한 개략단면도이다.
도 13은 도 12에 도시된 디바이스 수납 캐리어의 상면도이다.
도 14는 디바이스 수납 캐리어에 재치된 QFP와 IC소켓와의 전기적 접촉상태를 설명하기 위한 개략단면도이다.
도 15는 도 14에 도시된 디바이스 수납 캐리어 및 QFP의 상면도이다.
본 발명의 하나의 목적은 IC패키지의 종류가 변경되어도, IC소켓를 교환할 필요를 없이 한 디바이스 시험장치를 제공하는데 있다.
본 발명의 다른 목적은 다수개의 단자를 갖는 패키지에 수용된 피시험 반도체 디바이스에서도 확실하게 재치할 수 있고, 또한 높은 신뢰성을 가지고 재치한 피시험 반도체 디바이스의 시험을 실시할 수가 있는 디바이스 수납 캐리어를 테스트 트레이에 장치한 반도체 디바이스 시험장치를 제공하는데 있다.
상기 본 발명의 목적은 로더부에 있어서 테스트 트레이에 장치된 디바이스 수납 캐리어에 피시험 반도체 디바이스를 전송, 재치하고, 이 테스트 트레이를 상기 로더부에서 항온실내의 테스트부의 반송하고, 이 테스트부에 있어서 상기 테스트 트레이에 재치한 채 상기 피시험 반도체 디바이스의 전기적 시험을 행하고, 시험종료후, 시험끝난 반도체 디바이스를 상기 테스트 트레이에 의하여 상기 항온실에서 언로더부에 반출하도록 구성되어 있는 반도체 디바이스 시험장치에 있어서, 피시험 반도체 디바이스를 수납하는 디바이스 수납 캐리어의 저부를 개방하고, 이 디바이스 수납 캐리어의 개방저부에, 탄성을 가진 절연체판과, 이 절연체판의 두께 방향으로 서로 절연 상태에서, 또한 양단부가 상기 절연체 판의 양면에 노출한 상태로, 매설된 다수개의 도전성 세선으로 부터 구성된 도전성 세선 매설부재를 장치하고, 이 도전성 세선 매설부재상에 피시험 반도체 디바이스를 재치하고, 이 피시험 반도체 디바이스의 시험시에, 상기 도전성 세선 매설부재를 상기 피시험 반도체 디바이스에 대한 소켓로서 기능시키도록 한 반도체 디바이스 시험장치를 제공함으로써 구성된다.
바람직한 제 1의 실시예에 있어서는 상기 도전성 세선 매설부재는 상기 디바이스 수납 캐리어의 저부내벽에 형성된 홈에 감합고정된다.
상기 도전성 세선 매설부재의 도전성 세선간의 상호간격은 0.1mm 또는 그 근방의 값에 선정되는 것이 바람직하다.
또, 제 1의 실시예에 있어서는 상기 테스트부에 있어서의 피시험 반도체 디바이스의 시험시에, 각 디바이스 수납 캐리어의 상기 도전성 세선 매설부재에 아랫면과 접촉하는 보드가 테스트 헤드에 장치된다. 각 보드의 표면에는 적어도 상기 도전성 세선 매설부재의 상면에 재치된 피시험 반도체 디바이스의 각 단자와 대응하는 위치에, 도전체의 패드가 서로 절연상태로 형성되어 있고, 상기 피시험 반도체 디바이스의 각 단자와 상기 보드의 대응하는 도전체 패드와를 상기 도전성 세선 매설부재의 도전성 세선을 통하여 서로 전기적으로 접속한다.
상기 피시험 반도체 디바이스는 미소한 납땜 보울이 바닥면에 격자상으로 배열된 보울·그리드·어레이 구조의 패키지에 수용되어 있고, 상기 보드의 표면에는 납땜보울과 대응하는 위치에 도전체 패드가 형성되어 있다.
상기 보드의 표면에 형성되는 도전체의 패드는 금패드인 것이 바람직하다. 또, 상기 보드는 그 내부에 다층의 배선 패턴이 형성되어 있고, 상기 보드 표면의 도전체 패드가 대응하는 배선패턴에 전기적으로 접속되어 있다.
바람직한 제 2의 실시예에 있어서는 상기 피시험 반도체 디바이스는 대향 2변에서 단자가 평행으로 내어 붙인 표면실장형식의 패키지에 수용되어 있고, 상기 보드의 표면에는 소정의 간격을 두고 2열로 도전체 패드가 다수개 형성되어 있고, 각열의 도전체 패드의 피치는 피시험 반도체 디바이스의 단자의 피치와 대응하고 있고, 각 도전체 패드는 배열방향과는 직각의 방향으로 가늘고 길게 형성되어 있다.
제 1 및 제 2의 실시예에 있어서, 상기 도전성 세선 매설부재는 상기 디바이스 수납 캐리어의 저부에 패스너에 의하여 고정해도 좋다.
또, 제 1 및 제 2의 실시예에 있어서, 상기 도전성 세선 매설 부재는 상기 디바이스 수납 캐리어의 저부에 적당한 접착제어에 의하여 접합고정되어 있다.
더욱이, 상기 보드의 배선 패턴이 접속되는 상기 테스트 헤드에 설치된 회로보드는 피시험 반도체 디바이스의 종류의 변경에 따라서 교환 가능하게 구성 되어 있다.
상기 구성의 디바이스 수납 캐리어는 4측변에서 단자가 평행으로 내어 붙인 직각사각형 또는 사각형의 표면실장형식의 패키지에 수용된 피시험 반도체 디바이스라도 확실하게 재치하고, 또한 피시험 반도체 디바이스를 재치한 상태로 이 반도체 디바이스의 시험을 높은 신뢰성을 갖고 실시할 수가 있다.
이하, 본 발명의 바람직한 실시예에 관하여 상세하게 설명한다. 또한 이에 있어서는 설명을 간명하게 하기 위하여, 반도체 디바이스의 대표예인 IC를 시험하는 IC테스터를 예로 들어 설명하지만, 본 발명은 IC이외의 다른 반도체 디바이스를 시험하는 여러가지 형식의 반도체 디바이스 시험장치에도 마찬가지로 적용할 수 있는 것은 말할나위가 없다.
도 1은 디바이스 수납 캐리어(100)의 IC수용부(101)에 재치, 지지되는 IC패키지가 BGA 패키지인 경우에 적용되는 본 발명에 의한 IC테스터의 제 1의 실시예의 주요부를 표시하고, 디바이스 수납 캐리어(100)에 재치, 지지된 BGA 패키지(40)과 이 디바이스 수납 캐리어(100)의 저부에 장치된 IC소켓로서 기능하는 도전성 센서 매설판(110)의 전기적 접촉상태, 및 이 도전성 세선 매설판(110)과 테스트 헤드의 보드(70)에 장치된 도전체의 패드(72)의 전기적 접촉상태를 설명하기 위한 개략단면도이다.
도 1에 도시한 디바이스 수납 캐리어(100)는 그 IC수용부(101)의 저부전면이 개방되어 직사각형의 개구(102)로 되어 있고 따라서, BGA 패키지(40)의 저면의 어느 위치에 보울단자(41)가 형성되어도, 가령 BGA 패키지(40)의 저면의 전면에보울단자(41)가 형성되어도, 이들 보울단자(41)는 모두 디바이스 수납 캐리어(100)의하면에 노출하게 된다. 이 디바이스 수납 캐리어(100)의 저면의 개구(102)는 도전성 센서 매설판(110)에 의하여 폐쇄되어 있다.
상기 디바이스 수납 캐리어(100)의 IC수용부(101)의 벽은 하부 내측 벽면이 깎여서 아래쪽으로 돌출한 얇은 두께의 도전성 세선 매설판 유지부(103)로 되어 있다. 이 도전성 세선 매설판 유지부(103)의 기부의 내벽에 전 둘레에 걸쳐 도전성 세선 매설판 유지홈이 형성되어 있고, 따라서 상기 도전성 세선 매설판(110)을 IC수용부(101)의 개구(102)에서 내부로 압입하면, 도전성 세선 매설판(110)은 도전성 세선 매설판 유지홈에 감착하고, 그것 보다 윗쪽에는 IC수용부(101)의 내벽이 내어 붙어 있으므로 나아갈 수 없고, 이 도전성 세선 매설판 유지홈에 의하여 안정하게유지하게 된다. 이와같이하여 도전성 세선 매설판(110)은 디바이스 수납 캐리어(100)의 저부에 장치되고, 개구(102)를 폐쇄하게 된다.
본 발명에 있어서는 이 도전성 세선 매설판(110)에 종래의 IC소켓로서의 기능을 갖게 하는 것이다. 따라서, 본 발명에서는 상술한 종래의 IC테스트와 같이 IC소켓를 IC테스터의 테스트 헤드에 설치하는 것이 아니고, IC 패키지를 재치, 지지하는 디바이스 수납 캐리어에 IC소켓를 설치하게 된다.
상기 도전성 세선 매설판(110)은 절연체의 판 또는 시이트 바람직하게는 탄성을 가진 절연체의 판 또는 시이트(111)에 그 두께 방향으로 상호 접촉함이 없이 다수개의 도전성 세선(112)을 평행으로 매설하고, 이들 도전성 세선(112)의 양단면을 절연체판(111)의 상하 양표면에 노출시킨 구성을 갖는다. 도전성 세선(112)은 선지름의 극히라는 것이 사용되고, 또 도전성 세선간의 상호간격은 0.1mm정도로 선정되어 있으므로 극히 접근하여 매설되어 있다.
이 실시예에서는 절연체판(111)으로서 탄성을 가진 고무판이 사용되고, 또 도전성 세선(112)으로서 동, 은, 금등의 금속의 세선이 사용되었다. 따라서, 이하의 설명에 있어서는 절연체판(111)을 고무판이라 칭하고, 도전성 세선(112)을 금속세선이라 칭하기로 한다.
이와같이 구성되어 있으므로, 도전성 세선 매설판(110)의 한쪽의 표면(상면)에 BGA 패키지(40)가 재치되고, 이 패키지(40)의 보울단자(41)가 이 도전성 세선 매설판 표면과 접촉하면, 각 보울단자(41)는 도전성 세선 매설판(110)표면의 미소면적 부분에 접촉한다. 각 미소면적 부분에는 복수개의 금속 세선(112)이 존재하므로, 각 보울단자(41)는 이들 금속세선(112)에 의하여 서로 절연된 상태에서 도전성 세선 매설판(110)의 하면까지 전기적으로 인출되게 된다. 따라서, 도전성 세선 매설판(110)의 하면의 각 보울단자(41)와 대응하는 미소면적 부분에, 적당한 도전체를 배치하면, BGA 패키지(40)의 각 보울단자(41)는 서로 절연되어 도전성 세선 매설판(110)의 하면에 위치하는 도전체와 전기적으로 접속된다. 이리하여, 도전성 세선 매설판(110)은 종래의 IC소켓와 동일한 활동을 하고, 각 미소 면적부분의 금속세선(112)이 소켓 단자와 동일의 동작을 하는 것이 이해될 수 있을 것이다.
도 1은 도전성 세선 매설판(110)의 하면의 각 보울단자(41)와 대응하는 미소면적 부분에 양도전체의 패드, 이예에서는 금패드(72)를 배치한 경우를 표시한 것으로, 이들 금패드(72)는 테스트 헤드의 보드(70)의 표면에 형성되어 이다. 보드(70)는 IC소켓 단자와 동일한 동작을 하는 금패드(72)를 절연지지하는 것이므로, 도 10에 표시한 IC소켓(60)과 마찬가지로 또, 도 6에서 이해할 수 있도록, 보드(70)는 테스트 헤드(90)에 예컨대 4행(횡열)×8열(종열)의 매트릭스상으로 배열된다. 물론, 테스트 헤드(90)에 장치되는 보드(70)의 수는 1대의 IC테스터로 한번에 시험할 수가 있는 IC의 개수에 의존하게 된다.
도 1에서 이해할 수 있는 바와같이, 각 보드(70)는 그 내부에 다층의 배선 패턴(굵은 실선으로 도시되어 있다)이 형성되어 있고, 보드(70)의 표면에 형성된 금패드(72)는 이들 배선 패턴의 안에 대응하는 것에 전기적으로 접속되어 있다. 이들 배선 패턴은 테스트 헤드(90)를 통하여 IC테스트 본체에 접속된다. 또한, 금패드(72)는 보울단자(41)의 형상에 맞춰서 소원형상 또는 소타원형상으로 형성되지만, 물론 다른 형상이라도 좋다.
상기 구성의 도전성 세선 매설판(110)을 저부에 장치한 디바이스 수납 캐리어(100)를 테스트 트레이(14)에 장치하고, 로더부(11)에 있어서 피시험 IC를 수용한 BGA 패키지(40)를 각 디바이스 수납 캐리어(100)의 IC수용부(101)에 탑재, 지지한다. 이미 설명한 바와같이, IC 수용부(101)의 형상 및 치수는 수용하는 IC패키지의 형상 및 치수에 따라서 결정되어 있으므로, 수용된 BGA패키지(40)는 그 보울단자(41)을 하측으로하여 안정된 상태로 양호하게 지지된다.
테스트 트레이(14)가 항온실(20)내의 테스트부(21)에 반송되고, 테스트 헤드에 장치된 대응하는 보드(70)에 각 디바이스 수납 캐리어(100)의 도전성 세선 매설판(110)이 접촉되면, 도 1에 표시한 바와같이, BGA패키지(40)의 각 보울단자(41)와 보드(70)의 대응하는 금패드(72)가 도전성 세선 매설판(110)을 통하여 서로전기적으로 접속된다. 즉 각 보울단자(41)가 접촉하는 도전성 세선 매설판(110)상면의 미소면적 부분에 매설된 복수개의 금속세선(112)을 통하여 각 보울단자(41)는 도전성 세선 매설판(110)하면의 미소면적 부분에 접촉하는 금패드(72)와 전기적으로 양호하게 접속된다.
이경우, 도전성 세선 매설판(110)에 약간의 압압력을 가하면, 이 도전성 세선 매설판(110)은 고무판(111)의 탄성에 의하여 용이하게 변형하고(오목), 금속세선(112)은 상부의 BGA패키지(40)의 보울단자(41) 및 하부의 금패드(72)와 확실하게 접촉하고, 신뢰성이 높아진다. 따라서,종래예와 마찬가지로, 테스트 헤드의 상부에 푸셔(80)를 설치하고, 이 푸셔(80)에 의하여 대응하는 IC수용부(101)내의 BGA 패키지(40)를 그 상부에서 하향으로 압압하고, 도전성 세선 매설판(110)을 보울단자(41)를 통하여 압압하도록 구성되어 있다.
이리하여, BGA 패키지(40)의 보울단자(41)는 가령 BGA 패키지 저면의 전면에 형성되어 있어도, 따라서 IC의 집적도가 높아져서 패키지가 다핀화 되어도, 도전성 세선 매설판(110)의 금속세선(112)을 통하여 보드(70)의 금패드(72)에 양호하게 고신뢰성을 가지고 전기적으로 접속된다. 따라서, 종래와 같은 테스트 헤드에 IC소켓를 설치할 필요없이, BGA 패키지(40)내의 IC의 시험을 높은 신뢰성을 갖고 확실하게 실시할 수가 있다.
그위에, BGA 패키지(40)를 디바이스 수납 캐리어(100)에 장치한 도전성 세선 매설판(110)상에 재치, 지지하여 반송할 수가 있으므로, 디바이스 수납캐리어(100)의 기계적 강도의 저하도 방지할 수 있다. 또, 도전성 세선 매설판(110)이 IC 소켓의 기능을 다하고 있으므로, IC소켓가 대단히 박형이 되고 고주판 신호의 인가가 가능한 IC테스트를 제공할 수가 있다.
더욱이, 디바이스 수납 캐리어(100)는 테스트 트레이(14)에 장치되어 있고 테스트 트레이(14)는 순환이동되므로, IC 패키지의 종류가 변경된 경우에는 항온실(20)의 외부에서 디바이스 수납 캐리어(100)를 교환할 수가 있다. 이 때문에, 항온실(20)내의 온도는 전연 변화하지 않고, 또 작업성이 좋으므로, 단시간의 중단으로 시험을 재개할 수가 있다.
상기 제 1의 실시예에서는 디바이스 수납 캐리어(100)의 IC수용부(101)의 합내측 벽면에, 전둘레에 걸쳐 도전성 세선 매설판 유지홈을 형성하고, 이도전성 세선 매설판 유지홈에 도전성 세선 매설판(110)을 감착함으로써 도전성 세선 매설판(110)을 디바이스 수납 캐리어(100)의 저부에 장치하였지만, 도 2에 도시한 바와같이, 도전성 세선 매설판(110)을 디바이스 수납 캐리어(100)의 저면에 패스너(63)에 의하여 고정하도록 구성하여도, 상기 제 1의 실시예와 동일의 작용 효과를 얻을 수 있는 것은 말할 나위 없다.
도 1에 도시한 제 1의 실시에 및 도 2에 도시한 변형예의 구성에 의하면, 도전성 세선 매설판(110)을 디바이스 수납 캐리어(100)의 저부 내벽의 홈 또는 저면에 대하여 착탈하는 것이 용이하므로 IC패키지의 종류가 변경된 경우에도 도전성 세선 매설판(110)만을 교환하면 되고, 보다 한층 작업성이 향상하는 이점이 있다. 단, 도전성 세선 매설판(110)을 디바이스 수납 캐리어(100)의 저부 내벽의 홈 또는 저면에 장치하는 구조 때문에, 도 1의 구성으로는 디바이스 수납 캐리어(100)의 하단부가 속으로 파고 들어가기 위한 오목부 또는 관통구멍(71)을 또 도 2의 구성에서는 패스너(63)를 삽통하기 위한 관통구멍(73)을 각각 보드(70)에 형성할 필요가 있다.
도 3은 도 1에 도시한 제 1의 실시예의 다른 변형예를 표시하고, 도전성 세선 매설판(110)을 디바이스 수납 캐리어(100)의 저면에 적당한 접착제에 의하여 고정시킨 것이다. 이 경우에도, 상기 제 1의 실시예와 동일한 작용효과가 얻어지는 것은 말할 나위가 없다.
또한, 도 3에 도시한 변형예에서는 도전성 세서 매설판(110)만을 교환하는 것은 안되지만, 보드(70)에 오목부 또는 관통구멍을 형성할 필요는 없다.
도 4는 디바이스 수납 캐리어(100)의 IC수용부(101)에 재치, 지지되는 IC패키지가 QFP인 경우에 적용되는 본 발명에 의한 IC테스터의 제 2의 실시예의 주요부를 도시하고, 디바이스 수납 캐리어(100)에 재치, 지지된 QFP(45)와 이 디바이스 수납 캐리어(100)의 저부에 장치된 IC소켓로서 기능하는 도전성 세선 메설판(110)과의 전기적 접촉상태, 및 이 도전성 세선 매설판(110)과 테스트 헤드의 보드(70)에 장치된 금패드(72)와의 전기적 접촉상태를 설명하기 위한 개략단면도이다.
디바이스 수납 캐리어(100)의 구성은 IC수용부(101)의 형상 및 치수가 수용하는 QFP의 형상 및 치수에 따라서 결정되고 있는 점을 제외하면, 도 1에 도시한 BGA 패키지(40)에 대한 것과 동일하므로, 대응하는 부분에 동일부호를 붙여서 필요없는한 그 설명을 생략한다.
마찬가지로, 테스트 헤드에 장치되는 보드(70)도, 그 표면에 형성된 금패드(72)가 QFP(45)의 측변에서 꺼낸 단자 핀(46)에 대응하도록 배열되고, 또한 그 내부의 다층의 배선패턴(굵은 실선으로 도시되어 있음)이 이들 금패드(72)의 배열에 따라서 형성되어 있는 점을 제외하면, 도 1에 도시한 BGA 패키지(40)에 대한 것과 동일한 것이므로, 대응하는 부분에 동일부호를 붙여서 그 설명을 생략한다. 또한 금패드(72)는 QFP(45)의 단자핀(46)의 단부의 형상에 맞춰서 직사각 형상으로 형성되지만 다른 형상이라도 좋다.
이 제 2의 실시예에 있어서도, 도전성 세선 매설판(110)에 약간의 압압력을 가하고 금속세선(112)에 의한 상부의 QFP(45)의 단자핀(46)의 단부와 하부의 금패드(72)와의 전기적 접촉을 확실하게 하고, 신뢰성을 높이기 위하여, 종래예와 마찬가지로, 테스트 헤드의 상부에 푸셔(82)를 설치하고, 이 푸셔(82)에 의하여 IC수용부(101)내의 QFP(45)의 단자핀(46)의 단부를 그 상부에서 하향으로 압압하고,도전성 세선 매설판(110)을 단자핀(46)의 단부를 통하여 압압하도록 구성되어 있다.
또, 제 2의 실시예의 경우에도 상기 제 1의 실시예의 도 2 및 도 3에 표시한 변형예와 동일의 구성이, 도전성 세선 매설판(110)을 디바이스 수납 캐리어(100)에 장치할 경우에, 채용할 수 있는 것은 말할 나위도 없다. 즉, 도전성 세선 매설판(110)을 디바이스 수납 캐리어(100)의 저면에 화스나(63)에 의하여 고정하도록 구성해도, 도전성 세선 매설판(110)을 디바이스 수납 캐리어(100)의 저면에 적당한 접착제에 의하여 고정하도록 해도 좋다.
상술한 바와같이, 도전성 세선(112)이 매설되는 절연체의 판 또는 시이트(111)는 고무판 또는 시이트와 같이 탄성을 가지면, 푸셔(80 또는 82)로 압압했을 때에 도전성 세선(112)에 의한 상부의 패키지의 단자핀과 하부의 도전체 패드(72)와의 전기적 접촉이 보다 한층 확실하게 되지만, 통상 절연체의 판 또는 시이트는 약간의 탄성을 가지고 있으므로, 특히 높은 탄성을 가진 절연체판 또는 시이트를 사용하지 않아도 충분히 전기적 접촉이 유지할 수 있다.
상기 구성의 도전성 세선 매설판(110)을 저부에 장치한 디바이스 수납 캐리어(100)를 테스트 트레이(14)에 장치하면, IC수용부(101)의 형상 및 치수는 수용하는 IC패키지의 형상 및 치수에 따라서 결정되어 있으므로,수용된 QFP(45)는 그 단자 핀(46)이 도전성 세선 매설판(110) 표면에 접촉한 상태로 안정하게 지지된다.
테스트 트레이(14)가 항온실(20)내의 테스트부(21)에 반송되고, 테스트 헤드에 장치된 대응하는 보드(70)에 각 디바이스 수납 캐리어(100)의 도전성 세선 매설판(110)이 접촉되면, 도 4에 도시한 바와같이, QFP(45)의 각 단자핀(46)의 단부와 보드(70)의 대응하는 금패드(72)가 도전성 세선 매설판(110)을 통하여 서로 전기적으로 접속된다. 즉 각 단자핀(46)의 단부하면이 접촉하는 도전성 세선 매설판(110)상면의 미소면적 부분에 매설된 복수개의 금속세선(112)을 통하여 각 단자핀(46)은 도전성 세선 매설판(110)하면의 미소면적 부분에 접촉하는 금패드(72)와 전기적으로 잘 접속된다. 이 상태에 있어서, 푸셔(82)에 의하여 대응하는 단자핀(46)의 단부를 그 상부에서 하향으로 압압하고, 도전성 세선 매설판(110)을 단자핀 단부를 통하여 압압한다.
이리하여, QFP(45)의 단자핀(46)은 도전성 세선 매설판(110)의 금속세선(112)을 통하여 보드(70)의 금패드(72)에 양호하게, 높은 신뢰성을 가지고 전기적으로 접속된다. 따라서, 종래와 같이 테스트 헤드에 IC소켓를 설치할 필요없이, QFP(45)내의 IC의 시험을 높은 신뢰성을 가지고 확실하게 실시할 수가 있다.
그위, IC수용부(101)의 저면에 4개의 슬릿를 설치할 필요가 없으므로, 디바이스 수납 캐리어(100)의 기계적 강도의 저하도 방지할 수 있다. 또는, 도전성 세선 매설판(110)이 IC 소켓의 기능을 다하므로, IC소켓가 대단히 박형이 되고, 고주파 신호의 인가가 가능한 IC테스터를 제공할 수가 있다.
더욱이, 디바이스 수납 캐리어(100)는 테스트 트레이(14)에 장치되어 있고 테스트 트레이(14)는 순환이동되므로, IC패키지의 종류가 변경된 경우에는 항온실(20)의 외부에서 디바이스 수납 캐리어(100)를 교환할 수가 있다. 이 때문에 항온실(20)내의 온도는 전혀 변화하지 않고, 또, 작업성이 좋으므로, 단시간의 중단으로 시험을 재개할 수가 있다.
도 5는 디바이스 수납 캐리어(100)에 TSOP를 재치, 지지하는 경우에 적용하여 알맞게 보드(70)표면상의 금패드(72)의 패턴을 표시하는 것이다. TSOP는 박형의 직사각형의 패키지 본체의 측벽의 대향 2변에서 단자핀이 수평방향에 평행으로 내어붙이고 있는 표면실장 형식의 패키지이고, 패키지의 형상은 직사각형 또는 사각형이지만, 그 외형치수나 단자핀의 수는 여러가지 종류의 것이 있다. 따라서, 보드(70)의 표면에 소정의 간격을 두고 2열의 직사각형의 미소한 금패드(72)를 형성함에 있어서, 각 금패드열의 길이(각열의 양단간의 길이)를 최대의 단자핀 배열길이를 갖는 TSOP의 단자핀이 모드 접촉할 수 있는 길이로 선정한다. 또, 금패드(72)의 길이방향의 길이(도 5에 있어서는 수평방향의 길이)를 가능한 한 길게한다. 각 배열의 서로 이웃한 금패드간의 간격(피치)은 TSOP의 단자핀의 최소의 피치와 동등하던가 그것보다 작게 선정한다.
이와같이 금패드(72)의 패턴을 선정하여 보드(70)의 표면에 형성하면, 테스트부(21)에 있어서 디바이스 수납 캐리어(100)에 장치된 도전성 세선 매설판(110)이 보스(70)의 표면과 접촉했을때, 표준의 외형 치수의 TSOP(120)는 금패드 패턴에 대하여, 도 5(a)에 도시하는 배치관계 되므로, 그 단자 핀은 각열의 금패드(72)의 안의 상하에 수개를 제외한 금패드에 각 금 패드의 길이방향의 중앙부분에서 접촉하게 된다. 또, 최대의 단자핀 배열길이를 가진 TSOP(121)의 경우에는 도 5(b)에 표시하는 배치관계가 되므로, 그 단자핀은 각 열의 모든 금패드에 각 금패드의 길이방향의 중앙부분에서 접촉하게된다. 더욱이, 단자핀 배열의 길이는 표준이지만 가로폭이 표준보다 긴 TSOP(122)의 경우에는 도 5(c)에 도시한 배치관계가 되므로, 그 단자핀은, 도 5(a)의 경우와 같은 금패드에 각 금패드의 길이방향의 단부근방에서 접촉하게 된다.
따라서, TSOP의 종류가 변경되어도 같은 보드(70)를 사용할 수 있으므로, 대단히 효율이 좋은 이점이 있다.
또한, 상술한 BGA 패키지에 수용한 IC를 시험하는 경우에도, 최대치수의 BGA 패키지의 바닥면적에 대응하는 보드(70)의 표면영역 전면에 미소의 원형 또는 타원형의 금패드를 형성해 두는 것이 바람직하다. 이에 따라서, 모든 치수의 BGA 패키지에 대응할 수 있으므로, BGA 패키지의 종류가 변경되어도 보드(70)를 교환할 필요가 없어진다. 보드(70)표면의 금패드(72)는 금이외의 도전체에서 된 패드 혹은 단자라도 좋은 것은 물론이다.
또, 도 6에 도시하는 테스트 헤드(90)는 그 베이스(기부)(92)의 회로보드를 교환함으로써 보드(70)에 대한 전기적인 접속을 변경할 수 있도록 구성되어 있다. 이에 따라서, IC패키지의 종류의 변경등에 의하여, 보드(70)에 대한 전기적인 접속을 변경할 필요가 있을 경우에는 항온실(20)의 외부에 있는 테스트 헤드의 회로보드를 교환하는 것 만으로 되므로 작업성이 향상된다.
상기 각 실시예는 본 발명을 IC테스터에 적용한 경우에 관하여 기재 하였지만, IC이외의 다른 반도체 디바이스를 시험하는 여러가지 형식의 반도체 디바이스 시험장치에 본 발명을 적용할 수 있고, 동일한 작용효과를 얻을 수 있는 것은 말할 나위가 없다. 또, BGA 패키지, QFP, 및 TSOP에 수납된 IC를 재치, 반송하여 시험할 경우에 관하여 본 발명을 설명하였지만 기타의 패키지에 수납된 IC나 다른 반도체 디바이스를 시험하는 경우에도 본 발명이 적용되고, 동일한 작용효과를 얻을 수 있는 것을 말할 것도 없다.
이상의 설명에서 명백한 바와같이, 본 발명에 의하면 디바이스 수납 캐리어에 도전성 세선 매설판을 장치하여 이 도전성 세선 매설판에 소켓의 기능을 갖게 하였으므로, 종래 기술과 같이 테스트 헤드에 소켓를 설치할 필요가 없어지고, 피시험 반도체 디바이스의 종류가 변경되어도, 테스트 헤드의 소켓를 교환할 필요가 없다. 디바이스 수납 캐리어 혹은 도전성 세선 매설판의 교환은 항온실의 외부에서 극히 용이하게 행할 수 있는 작업이므로, 피시험 반도체 디바이스의 종류가 변경되었을때에 시험의 중단은 단시간에 끝나고, 작업성이 큰게 향상됨과 동시에 시험시간을 대폭으로 단축할 수 있는 이점이 있다.
또, 디바이스 수납 캐리어에 재치된 반도체 디바이스를 도전성 세선 매설판으로 재치, 지지하므로, IC패키지의 단자수가 많아져도, 반도체 디바이스를 재치, 지지하는 부분이 없어지거나, 이 부분의 기계적 강도가 극단으로 저하하는 일은 없고, 디바이스 수납 캐리어 자체의 기계적 강도의 저하도 전연 생기지 않는다. 그 위에 도전성 세선 매설판이 소켓의 기능을 다하므로, 소켓가 대단히 박형으로 형성되고, 고주파 신호의 인가가 가능한 반도체 디바이스 시험장치를 제공할 수 있는 이점이 있다.
더욱이, 도전성 세신 메설판상에 반도체 디바이스를 재치하고, 이 도전성 세선 매설판에 매설된 도전성 세선에 의하여 반도체 디바이스의 단자를 테스트 헤드의 보드의 도전체 패드 또는 단자에 접속하도록 구성했으므로, 반도체 디바이스의 단자의 수에 관계없이 이들 단자를 높은 신뢰성을 가지고 테스트 헤드의 보드의 패드 또는 단자에 확실하게 접속할 수 있는 이점이 있다.

Claims (15)

  1. 로더부에 있어서 테스트 트레이에 장치된 디바이스 수납 캐리어에 피시험 반도체 디바이스를 전송, 재치하고, 이 테스트 트레이를 상기 로더부에서 항온실내의테스트부에 반송하고, 이 테스트부에 있어서 상기 테스트 트레이에 재치한채 상기 피시험 반도체 디바이스의 전기적 시험을 행하고, 시험종료후, 시험 끝난 반도체 디바이스를 상기 테스트 트레이에 의하여 상기 항온실에서 언로더부에 반출하도록 구성되어 있는 반도체 디바이스 시험장치에 있어서, 피시험 반도체 디바이스를 수납하는 디바이스 수납 캐리어의 저부를 개방하고, 이 디바이스 수납 캐리어의 개방저부에 절연체로 이루어진 판과, 이 절연체판의 두께방향으로 서로 절연상태이고, 또한 양단부가 상기 절연체판의 양면에 노출한 상태로, 매설된 다수개의 도전성 세선등으로 구성된 도전성 세선 매설부재를 장치하고, 이 도전성 세선 매설부재상에 피시험 반도체 디바이스를 재치하고, 이 피시험 반도체 디바이스의 시험시에, 상기 도전성 세선 매설부재를 상기 피시험 반도체 디바이스에 대한 소켓로서 기능하도록 한 것을 특징으로 하는 반도체 디바이스 시험장치.
  2. 제 1 항에 있어서, 상기 도전성 세선 매설부재는 상기 디바이스 수납 캐리어의 저부내벽에 형성된 홈에 감합고정되는 것을 특징으로 하는 반도체 디바이스 시험장치.
  3. 제 1 항에 있어서, 상기 도전성 세선 매설부재는 상기 디바이스 수납 캐리어의 저부에 패스너에 의하여 고정되는 것을 특징으로 하는 반도체 디바이스 반도체 시험장치.
  4. 제 1 항에 있어서, 상기 도전성 세선 매설부재는 상기 디바이스 수납 캐리어의 저부에 적당한 접착제에 의하여 접합 고정되는 것을 특징으로 하는 반도체 디바이스 시험장치.
  5. 제 1 항에 있어서, 상기 도전성 세선 매설부재의 도전성 세선간의 상호간격은 0.1mm 또는 그 근방의 값에 선정되어 있는 것을 특징으로 하는 반도체 디바이스 시험장치.
  6. 제 1 항에 있어서, 상기 도전성 세선 매설부재의 절연체판은 탄성을 가진 고무판이고, 상기 도전성 세선은 금속의 세선인 것을 특징으로 하는 반도체 디바이스 시험장치.
  7. 제 1 항에 있어서, 상기 테스트부에 있어서의 피시험 반도체 디바이스의 시험시에, 각 디바이스 수납 캐리어의 상기 도전성 세선 매설부재의 하면과 접촉하는 보드가 테스트 헤드에 장치되고, 각 보드의 표면에는 적어도 상기 도전성 세선 매설부재의 상면에 재치된 피시험 반도체 디바이스의 각 단자와 대응하는 위치에, 도전체의 패드가 서로 절연상태로 형성되어 있고, 상기 피시험 반도체 디바이스의 각단자와 상기 보드의 대응하는 도전체 패드를 상기 도전성 세선 매설부재의 도전성 세선을 통하여 서로 전기적으로 접속하는 것을 특징으로 하는 반도체 디바이스 시험장치.
  8. 제 7 항에 있어서, 상기 보드의 표면에 형성되는 도전체의 패드는 금패드인 것을 특징으로 하는 반도체 디바이스 시험장치.
  9. 제 7 항에 있어서, 상기 보드는 그 내부에 다층의 배선패턴이 형성되어 있고, 상기 보드 표면의 도전체패드가 대응하는 배선 패턴에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 디바이스 시험장치.
  10. 제 7 항에 있어서, 상기 피시험 반도체 디바이스는 대향 2변에서 단자가 평행으로 내어 붙인 표면 실장형식의 패키지에 수용되어 있고, 상기 보드의 표면에는 소정의 간격을 두고 2열로 도전체 패드가 다수개 형성되어 있고, 각 열의 도전체 패드의 피치는 피시험 반도체 디바이스의 단자의 피치와 대응하고 있고, 각 도전체 패드는 배열방향과는 직간인 방향으로 가늘고 길게 형성되어 있는 것을 특징으로 하는 반도체 디바이스 시험장치.
  11. 제 10 항에 있어서, 상기 표면실장형식의 패키지는 TSOP인 것을 특징으로 하는 반도체 디바이스 시험장치.
  12. 제 7 항에 있어서, 상기 피시험 반도체 디바이스는 4측변에서 단자가 평행으로 내어 붙인 표면 실장형식의 패키지에 수용되어 있고, 상기 보드의 표면에는 상기 피시험 반도체 디바이스의 각 단자와 대응하는 위치에 도전체 패드가 형성되어 있는 것을 특징으로 하는 반도체 디바이스 시험장치.
  13. 제 12 항에 있어서, 상기 표면실장형식의 패키지는 QFP인 것을 특징으로 하는 반도체 디바이스 시험장치.
  14. 제 7 항에 있어서, 상기 피시험 반도체 디바이스는 미소한 납땜 보울이 바닥면에 격자상으로 배열된 보울·글리드·어레이 구조의 패키지에 수용되어 있고, 상기 보드의 표면에는 각 납땜 보울과 대응하는 위치에 도전체 패드가 형성되어 있는 것을 특징으로 하는 반도체 디바이스 시험장치.
  15. 제 7 항에 있어서, 상기 테스트 헤드에 장치된 상기 보드의 배선 패턴이 접속되는 상기 테스트 헤드에 설치된 회로보드가 피시험 반도체 디바이스의 종류의 변경에 따라서 교환가능한 것을 특징으로 하는 반도체 디바이스 시험장치.
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