KR19990062583A

KR19990062583A - 가변이득증폭기용 소프트-리미팅 제어회로

Info

Publication number: KR19990062583A
Application number: KR1019980049952A
Authority: KR
Inventors: 로버트 엔. 주니어 러쓰; 존 비 그로우; 데미안 코스타; 로이 엔라이트
Original assignee: 다니엘 태그리아페리, 라이조 캐르키, 모링 헬레나; 노키아 모빌 폰즈 리미티드
Priority date: 1997-12-19
Filing date: 1998-11-20
Publication date: 1999-07-26
Also published as: BR9805453A; EP0926820A3; EP0926820A2; US6084471A

Abstract

입력 AGC전압과 기준(REF)전압은 전류로 변환되고 전류증폭기의 차동입력으로 공급된다. 전류증폭기는 이 전류들을 절대온도에 비례하여 척도변환한다. 상기 전류증폭기를 실현하고 상기 차동 출력전류의 선형성을 보장하기위하여 트랜스리니어 원리가 사용된다. 그리고 이 전류들은 저항 소자들에 의하여 전압으로 변환된다. 그 결과는 하이퍼볼릭 탄젠트 함수를 따르는 두 개의 AGC제어전류를 만들어내는 간단한 차동쌍에 입력된다. 상기 두 개의 AGC제어전류는 AGC입력이 기준값의 3/4일 때 동일하다. 전체이득응답은 2차함수로 잘 모델링되고 높은 이득값에서 자기제한적이다.

Description

가변이득증폭기용 소프트-리미팅 제어회로

본 발명은 일반적으로 가변이득증폭기에 관한 것이며, 특히 가변이득증폭기를 제어하는 자동이득제어에 관한 것이다.

자동이득제어(Automatic Gain Control, 이하 AGC라고 함)회로는 처리할 신호에 가해지는 이득을 제어하기위하여 수신기에서 광범위하게 사용된다. 이동전화기를 포함한 무선통신에서, 통신신호는 수신기를 통해 수신되고나서 신호처리시에 사용할 목적으로 증폭된다. 수신된 신호는 종종 신호의 세기가 변하기 때문에, 신호처리기(signal processor)가 그 신호내의 정보를 복구할 수 있도록 가변이득이 가해져야만한다. 예를들어, 코드분할다중접속(Code Division Multiple Access, 이하 CDMA라고 함)시스템에서, 관심이 있는 신호는 큰 대역폭을 갖기 때문에 적절한 신호처리를 하기 위해서는 수신된 신호의 총전력을 제한할 필요가 있다. 게다가, CDMA시스템의 디지털변조기술은 선형 신호처리를 이용하기 때문에, AGC회로는 신호의 진폭왜곡을 방지하여야한다.

전형적인 AGC회로는 루프(loop)구조의 가변이득증폭기(Variable Gain Amplifier, 이하 VGA라고 함), 신호레벨감지기, 신호레벨감지기에 의해 구동되는 제어발생기, 그리고 안정화 콘덴서를 포함한다. CDMA시스템에서, VGA의 제어는 AGC루프에 의해 설정되거나 혹은 외부에서 수신된 신호에 근거하여 인위적으로 조절된다. 그러므로, 제어발생기의 성능은 CDMA시스템의 AGC루프에 중요한 요소이다.

무선통신기술에서 이득을 제어하기위하여 일반적으로 사용되는 수단은 지수형(

dB

-선형)증폭기인데, 여기서 증폭기의 출력은 입력전압의 지수(exponential)에 비례한다. 도 1에 도시된 것처럼, 전류원(

I

)로부터의 제어전류(

I_X

)는 전부 피이드백 트랜지스터(

Q₁

)를 통해 흐른다.

Q₁

의 컬렉터전류에 대한 기본관계는 다음의 수학식 1과 같으며, 여기서

V_T=kT/q

이고

V_O

는 연산증폭기(2)의 출력전압이다.

트랜지스터(

Q₂

)에 대하여 유사한 표현을 이용하면 다음의 수학식 2를 얻는다.

두 전류(

I_X

와

I_O

)를 비교하면 다음의 수학식 3을 얻는다.

상기 수학식 3은 다음의 수학식 4처럼 간략화된다.

수학식 4에서 알 수 있듯이, 출력전류는 트랜지스터(

Q₁

)의 온도에 의해 영향을 받는다. 그래서 열전압(

V_T

)에서의 온도변화를 보상하기 위해 입력전압(

V

)을 조절할 필요가 있다. 입력전압(

V

)을 조절할 때 발생할 수 있는 에러는 지수함수로 늘어나고 가변이득증폭기와 관련된 더 큰 이득에러의 결과를 낳는다.

본 발명이 이루고자 하는 기술적 과제는 가변이득증폭기를 제어하기위한 수단으로써 이득제어와 하이퍼볼릭 탄젠트(hyperbolic tangent)함수를 결합하는 회로를 제공하는 것이다.

도 1은 선행기술인 지수형 증폭기의 회로도이다.

도 2는 본 발명의 제어회로의 회로도이다.

도 3은 본 발명에 따른 AGC를 포함하는 이동전화기의 전단부를 위한 예시적인 수신기의 블록도이다.

도 4는 하이퍼볼릭 탄젠트 함수의 출력파형을 도시한 것이다.

도 5a에서 도 5c는 입력전압 대 출력전류를 나타내는 것으로, 도 5a는 전압-전류 변환기에서 취한 출력전압(도 5a), 도 5b는 상기 간단한 한 쌍의 차동증폭기의 앞에서 취한 출력전압, 그리고 도 5c는 간단한 한 쌍의 차동증폭기의 출력에서 취한 출력전압을 나타낸 것이다.

상기 과제를 이루기 위하여 예로 든 실시예에서, 입력 AGC전압과 기준(REF)전압은 전류로 변환된다. AGC전류는 복제되고, 기준전류에서 빼면 한 쌍의 상보전류 즉

I_AGC

와

I_REF-I_AGC

가 발생된다. 이 두 전류는 입력 AGC전압이 기준전압의 3/4일 때 동일하도록 설계된다. 이 상보전류들은 절대 온도에 비례하는 이득을 갖는 전류증폭기에 입력된다. 출력전류들은 자신의 출력을 저항소자로 향하게하는 전류거울들(current mirrors)로 입력된다. 저항소자들 사이에서 발생하는 차동전압은 간단한 한 쌍의 양극성 차동증폭기에 입력된다. 이 선형 입력전압은 하이퍼볼릭 탄젠트 함수를 따르는 출력제어전류로 변환된다.

출력제어전류는 또한 한 쌍의 양극성 차동증폭기를 활용하는 가변이득증폭기를 제어하기위해 사용된다. 전체 이득응답은 2차함수로 잘 모델링되며 높은 이득값에서 자기제한적(self-limiting)이다. 상기 2차함수는 종래기술에서 알려진 소프트웨어를 기반으로하는 AGC알고리즘을 이용하여 정정할 수 있다.

이하 첨부도면을 참조하면서 본 발명의 바람직한 실시예들을 상세하게 설명하도록 한다. 첨부된 도면에서 동일한 참조번호는 동일한 구성요소를 가리킨다.

본 발명의 제어회로의 응용을 개괄적으로 제시하기 위하여, 도 3은 제어회로가 구현될 수 있는 이동전화기의 바람직한 수신기 구조를 보여준다. 전송된 신호는 안테나(301)에서 수신되고 광대역 대역통과필터(302)를 통과한다. 이 광대역 대역통과필터는 수신기에 의해 복조될(PCS 1900의 경우 1930에서 1990

MHz

) 869에서 894

MHz

까지의 수신채널만을 통과시킨다. 수신기의 초기 구동중에, LNA(305)는 신호위치를 찾기 쉽도록 높은 이득으로 설정된다.

LNA(305)로부터, 신호는 수신신호를 제1중간주파수(IF;Intermediate Frequencey)신호로 하향변환(down-convert)하는 믹서/국부발진기(

L_O1

)에 연결된다. 제1중간주파수신호는 대역통과필터(308)를 통과하면서 필터링되고, 제어회로(329)를 통해서 AGC(315)에 의해 제공되는 제어신호(피이드백 신호)에 따라 VGA(309)에 의해 증폭된다. VGA(309)의 출력으로부터, 제1중간주파수신호는 분할되고 믹서/국부발진기들(310과 311)에서 제2중간주파수신호로 변환되는데, 이 믹서/국부발진기들(310과 311)은 저역통과필터들(312와 313)을 통과하여 아날로그-디지털 변환기(analog-to-digital converter; 이하 A/D 변환기라고 함,318)로 연결된다. 전형적으로 기준주파수용 수정발진기와 위상검출기를 포함하는 주파수 합성기(314)는 믹서들(307,310,그리고 311)에 연결되는 국부발진기들의 주파수를 조절하기위한 제어전압신호를 발생한다.

A/D 변환기(318)의 디지털 출력은 AGC블럭(315), PN탐색기(317), 그리고 각각 국부PN발생기를 포함하는 세 개의 병렬 핑거(fingers)를 갖는 레이크(Rake)복조기(319)에 연결된다. 레이크 복조기(319)의 핑거들의 출력은 최대비결합기(maximum ratio combiner, 320)에서 합쳐지고 채널복호블럭(321)으로 전달된다. 데이터는 채널복호블럭(321)으로부터 50

Hz

의 프레임속도로 디지털신호처리기(Digital Signal Processor,이하 DSP라고함, 330)에 전달된다. 용이하게 구현하고 이동전화기의 전체 크기를 줄이기 위하여, AGC블럭(315), 샘플버퍼(316), 탐색기블록(317), 레이크 복조기(319), 결합기(320),채널복호기(321), 그리고 다양한 구성요소들간의 연결(예를들면, 322와 323)들은 바람직하게 하나의 응용주문형집적회로(Application Specific Integrated Circuit;ASIC)상에 집적된다.

내부에 집적된 위상복조기(미도시)에 의해 탐색기블럭(317)내에서 수신된 신호(RX)로부터 I(동상;in-phase)신호와 Q(직교;quadrature)신호를 얻는다. 탐색기블럭은 또한 RAM을 포함하는데, 샘플버퍼(316)로 분리되어 도시되어 있고 그 내부에서 I와 Q샘플들이 저장된다. 탐색기블럭(317)은 또한 수신된 신호전력을 나타내는 신호를 측정하고 DSP(330)에 제공하는 RSSI검출기(미도시)를 포함한다.

AGC블럭(315)은 VGA(309)의 이득을 설정하기 위한 제어신호를 DSP(330)로부터 연결(323)을 통하여 수신한다. (이 연결의 구현은 DSP(330)가 레지스터에 라이트(write)함으로써 이루어지고 이 레지스터는 신호를 AGC블럭에 전달하는 점에 주의해야만 하는데, 이는 종래기술에서 알려져있다. 단순화하기위하여, 기능적 연결은 참조번호(323)로 나타냈다.) 이 제어신호는 AGC블럭(315)내 증폭기들에 의하여 발생하는 비선형성에 대하여 소프트웨어적으로 발생하는 임의의 정정을 포함한다. AGC블럭(315)은 원하는 이득을 선형

dB

로 지시하는 신호를 제공한다. 이 dB값은 제어회로(329)에 의해 크기형태로 변환되고 VGA(309)에 입력된다.

도 3에 보이는 이동전화기 수신기의 예를 이용하면, 본 발명이 제공하는 개선은 제어회로(329)에 존재하는데, 이 제어회로는 VGA(309)에 대한 제어신호를 제공한다. 도 2에 도시된 회로도는 제어회로(329)의 상세도이다. 제어회로(329)는 전압-전류 변환기(201)인 제1단, 전류증폭기(202)인 제2단, 전류-전압 변환기(203)인 제3단, 그리고 차동증폭기(204)로 구성되는 제4단으로 이루어진다. 도 3을 다시 간단히 참조하여보면, 입력전압(206과 208)은 AGC블럭(315)에서 제공된다. 기준신호(208)는 AGC입력의 최대이용가능값이다. 입력전압(206과 208)은 종래기술에서 잘 알려진 회로를 이용하여 각각 전압-전류변환수단(210과 212)에 의해 전류로 변환된다. 전류(

I_AGC

,254)는 복제되고(258), 전류(

I_REF

)에서 빼면 상보(complimentary)전류들(

I_AGC

(254)와

I_REF-I_AGC

(256))이 생긴다. 입력전압(AGC, 206)이 기준전압(REF,208)값의 3/4일 때 상기 전류들은 같아진다. 전압-전류변환기(210과 212)의 출력전류와 입력 AGC전압(206)간의 관계는 도 5a에 도시되어있다.

각 입력전류신호는 트랜스리니어(translinear)원리에 기반을 둔 전류증폭기(202)로 흐른다. 상보입력전류들은 순방향으로 바이어스된 다이오드(214와 216)(바이어스는 전압원(218)에 의해 제공됨)를 통하여 흘러 다음의 수학식 5로 주어지는 차동전압을 만든다.

이 전압은 두 개의 트랜지스터(220과 222)로 이루어진 제1양극성 차동증폭기쌍(differential bipolar pair)에 입력된다. 트랜지스터들(220과 222)의 출력전류비는 수학식 5에서의 전류비와 같게되는데, 그 관계는 다음의 수학식 6과 같다.

수학식 6은 트랜스리니어 원리를 나타낸다. 각각 트랜지스터들(220과 222)의 출력인 컬렉터전류들(

I₂₂₀

과

I₂₂₂

)의 실제 크기는 전류원(224)에 종속적이다. 전류원(224)에 의해 제공되는 신호는 종래기술에서 잘 알려진 제어수단을 이용하면 절대온도(T)에 비례한다. 차동증폭기쌍의 출력전류들(

I₂₂₀

과

I₂₂₂

)의 비는 다음의 수학식 7과 같다.

출력전류들(

I₂₂₀

과

I₂₂₂

)은 선형입력전류들(254와 256)로부터 도출되기 때문에 선형이다. 그러므로

I₂₂₀

과

I₂₂₂

는

I_REF-I_AGC

와

I_AGC

를 척도변환한 것이 되며 온도에 비례한다. 전계효과트랜지스터들(Field Effect Transistors, 226,228,230,그리고 232)로 이루어진 두 개의 PMOS 전류거울(current mirror)은 제1차동증폭기쌍(220과 222)의 출력들에 연결된다. 바이어스전압(218)레벨은 트랜지스터들(220과 222)과 전류원(224)이 선형영역내에서 그리고 포화영역외에서 동작하도록 제1차동증폭기쌍의 입력들을 시프트(shift)시킨다.

전류증폭기(202)의 출력전류들은 저항들(234와 236)에 연결되어 바이어스전압(238)에 기준을 둔 선형전압을 발생시킨다. 바이어스전압(238)레벨은 제2차동증폭기쌍의 입력들을 시프트시켜 트랜지스터들(244와 252)과 전류원(248)이 선형영역에서 그리고 포화영역외에서 동작하도록 한다. 전류-전압변환기(203)는 저항들(234와 236) 그리고 바이어스전압(238)을 포함한다. 도 5b는 노드들(240과 242)에서의 출력전압을 입력 AGC전압(206)의 함수로 도시하고 있다.

이득제어회로의 제4단은 차동증폭기(204)이다. 차동증폭기(204)는 노드들(242와 240)에서 취한 출력전압을 베이스입력으로 받는 트랜지스터들(244와 246)을 갖는 제2양극성차동증폭기쌍(differential bipolar pair)으로 구성된다. 트랜지스터들(244와 246)의 이미터는 절대온도(T)에 비례하는 신호를 제공하는 전류원(248)에 연결된다. VGA(309)에 이득제어를 제공하기위해 사용되는(도 3을 참조) 출력전류들(

I_O ⁺

와

I_O ^-

)은 노드들(250과 252)에서 취해진다. 입력 AGC전압(206)과 출력전류들(250과 252)의 관계는 도 5c에 도시되어있다.

차동증폭기(204)의 출력들은

tanh

함수로 매핑되는 제어전류들(250과 252)이다.

tanh

함수는 다음의 수학식 8처럼 지수함수에 기반을 둔다.

함수

1+tanh(u)

는 인

u

값에 대해서 지수함수의 특성을 나타내며 선형

dB

관계를 보인다.

tanh

함수를 더 사용하고

u=-

에서 멀어지는 것이 바람직하다. 그러나, 만약 변역(domain)이 을 지나서 확장하면, 함수

1+tanh(u)

는 지수응답(선형 dB관계)에서 벗어나고 대응하는 지수함수보다 느리게 변화한다.

-

에서 까지의

u

의 변역을 갖는

1+tanh(u)

함수는 제2차함수 즉

au²+bu+c

로 모델링할 수 있다는 점을 주목해야만한다. 본 발명의 실시는

dB

를 크기이득값으로 변환하기 위하여

1+tanh(u)

를 사용하는 지수형 입력-출력 관계를 제공하고, 변역 에서

1+tanh(u)

함수를 소프트-리미팅(soft-limiting)하며, 위에서 설명한 변역 에서

1+tanh(u)

함수를 제2차함수로 모델링함으로써 이러한 원리들을 이용한다. 제2차함수 또는 구분적(piece-wise)선형함수를 구현하는데 이용되는 AGC알고리즘은 종래기술에서 잘 알려져있다.

도 4에 도시된 그래프는

-

에서 까지의 변역에서

log[tanh(u)]

를 제2차함수

au²+bu+c

와 비교한 것이다. 에러는 상기

u

의 변역에서

0.4dB

미만이다. 이러한 에러는 도 3의 DSP(330)내에서 소프트웨어적으로 또는 종래기술에서 알려진 다른 적절한 처리수단을 이용하여 쉽게 처리할 수 있다.

표 1에 보이는 세 개의 데이터 점들은

y=(au²+bu+c)

의 계수들을 발생시키는데 사용되었다.

u	log[1+tanh(u)]
-1.7	-23.95
-0.6	-6.70
0.5	3.25

표 2는 도 4의 곡선을 형성하는 데이터 점들, 그리고 측정치와 계산치간의 에러를 제시한다. 제어회로는 30

dB

의 이득 변화를 제공할 목적을 갖는다.

-1.8u0.9

의 범위에서, 에러는

0.4dB

미만이다.

이득제어회로는 상술한 바와 같이 보통 전형적인 지수함수와 관련된 에러를 일으키지 않고, 가변이득증폭기에 있어서 원하는

dB

제어를 얻을 수 있는 간단한 수단을 제공한다.

당업자는 본 발명의 설명을 보고 본 발명의 다른 실시예와 변경을 쉽게 할 수 있을 것이다. 따라서 본 발명은 다음 특허청구범위에 의해서만 한정된다.

u	log[1+tanh(u)]	선형(linear)	2차함수값(quadratic)	에러
-2.0	-28.88	-28.88	-29.92	1.04
-1.9	-27.18	-27.31	-27.87	0.69
-1.8	-25.48	-25.75	-25.88	0.40
-1.7	-23.80	-24.18	-23.95	0.15
-1.6	-22.12	-22.62	-22.08	-0.04
-1.5	-20.46	-21.05	-20.07	-0.19
-1.4	-18.81	-19.48	-18.52	-0.29
-1.3	-17.19	-17.92	-16.83	-0.35
-1.2	-15.58	-16.35	-15.20	-0.38
-1.1	-14.00	-14.78	-13.64	-0.37
-1.0	-12.45	-13.22	-12.13	-0.33
-0.9	-10.94	-11.65	-10.68	-0.26
-0.8	-9.47	-10.09	-9.29	-0.18
-0.7	-8.05	-8.52	-7.97	-0.09
-0.6	-6.69	-6.95	-6.70	0.01
-0.5	-5.39	-5.39	-5.49	0.11
-0.4	-4.15	-3.82	-4.35	0.20
-0.3	-2.99	-2.25	-3.26	0.27
-0.2	-1.91	-0.69	-2.24	0.33
-0.1	-0.91	0.88	-1.27	0.36
0	0.00	2.45	-0.37	0.37
0.1	0.83	4.01	0.48	0.35
0.2	1.56	5.58	1.26	0.30
0.3	2.22	7.14	1.98	0.24
0.4	2.80	8.71	2.65	0.15
0.5	3.30	10.28	3.25	0.05
0.6	3.73	11.84	3.79	-0.06
0.7	4.11	13.41	4.27	-0.17
0.8	4.42	14.98	4.70	-0.27
0.9	4.69	16.54	5.06	-0.37
1.0	4.92	18.11	5.36	-0.44

상술한 바와 같이, 본 발명에 따른 가변이득증폭기용 소프트-리미팅 제어회로는 가변이득증폭기를 제어하기위한 수단으로써 이득제어와 하이퍼볼릭 탄젠트함수를 결합하는 회로를 제공하는 장점이 있다.

Claims

가변이득증폭기에서 이득 변경용 제어신호를 발생시키기위한 이득제어회로에 있어서,

기준전압을 발생하는 기준전압원;

입력전압과 상기 기준전압을 입력전류와 기준전류로 변환하는 트랜스컨덕턴스 증폭기단;

상기 입력전류와 상기 기준전류를 수신하고 상기 전류들로부터 선형 차동출력전압신호들을 발생시키기위한 입력을 갖는 트랜스리니어 증폭기단; 및

상기 선형 차동출력전압신호들을 수신하고 그에 대응해서 각각 지수함수를 근사화하는 하이퍼볼릭 탄젠트 함수중 최소한 일부를 따르는 제어전류들을 발생하는 차동증폭기쌍을 포함하는 것을 특징으로 하는 이득제어회로.
제1항에 있어서,

상기 트랜스리니어 증폭기단은 전류증폭기단을 포함하는 이득제어회로.
제1항에 있어서,

상기 트랜스리니어 증폭기단은 각 이미터가 제1온도보상전류 바이어스에 연결된 이미터결합 양극성 트랜지스터쌍을 포함하는 이득제어회로.
제3항에 있어서,

상기 트랜스리니어 증폭기단은 이미터결합 양극성 트랜지스터쌍의 각 양극성 트랜지스터의 출력에 연결된 하나의 PMOS전류거울을 포함하는 이득제어회로.
제4항에 있어서,

상기 PMOS전류거울은 게이트결합 전계효과트랜지스터쌍을 포함하며 전계효과트랜지스터쌍의 각 트랜지스터는 게이트, 소스, 드레인을 가지며 상기 드레인들은 공급전압에 연결되고, 제1전계효과트랜지스터는 자신의 소스에 연결된 게이트를 가짐을 특징으로 하는 이득제어회로.
제5항에 있어서,

상기 PMOS전류거울은 선형 전류출력을 발생하며, 상기 선형 전류출력은 상기 선형 차동출력전압신호들중 하나를 발생시키기위한 저항 양단에 기준을 둔 전압인 이득제어회로.
제3항에 있어서,

상기 트랜스리니어 증폭기는 상기 이미터결합 양극성 트랜지스터쌍의 입력용으로 차동 지수형 전압신호를 발생하기위하여 각 트랜스리니어 증폭기단의 입력에 연결된 순방향 바이어스된 다이오드를 더 포함하는 이득제어회로.
제1항에 있어서,

상기 하이퍼볼릭 탄젠트 함수에 의해 도입되는 에러를 수정하기 위하여 소프트웨어에 기반을 둔 수정을 하기위한 처리수단을 더 포함하는 이득제어회로.
가변이득증폭기에 제어전류를 제공하는 자동이득제어기에 있어서,

입력전압을 제공하는 입력전압원;

제1기준전압을 제공하는 기준전압원;

상기 입력전압을 입력전류로 변환하는 제1전압-전류변환기;

상기 기준전압을 기준전류로 변환하고 그 곳에서 상기 입력전류와 상기 기준전류간의 차이인 차동전류를 발생하는 제2전압-전류변환기;

각각 베이스, 컬렉터, 이미터를 갖고 제1양극성트랜지스터의 베이스는 입력전류에 연결되며 제2양극성트랜지스터의 베이스는 상기 차동전류에 연결되며, 상호 연결된 이미터들은 제1온도보상바이어스전류원에 연결된 두 개의 양극성 트랜지스터를 포함하는 제1이미터결합양극성쌍;

선형 전류출력들을 발생하기위하여, 각 전계효과트랜지스터는 게이트,드레인,소스를 가지며 각 전계효과트랜지스터는 드레인에서 소스전압에 연결되고, 하나의 전계효과트랜지스터는 게이트가 자신의 소스에 연결되고 다른 하나의 전계효과트랜지스터는 소스가 저항에 연결되어 상기 선형 전류출력들이 선형 차동전압으로 변환되는 게이트결합 전계효과트랜지스터쌍을 포함하는 상기 각 양극성 트랜지스터의 컬렉터에 연결된 PMOS전류거울;

상기 전계효과트랜지스터쌍의 소스들에 연결된 두 개의 제1출력노드;

각 베이스가 상기 두 개의 제1출력노드중 하나에 연결되고, 이미터들에서 제2온도보상바이어스전류원에 연결된 두 개의 베이스를 갖는 제2이미터결합양극성쌍; 및

상기 제어전류들을 제공하기위하여 상기 가변이득증폭기에 연결할 목적으로 상기 제2양극성쌍의 컬렉터들에 연결된 두 개의 제2출력노드를 포함하는 자동이득제어기.
제9항에 있어서,

상기 제1이미터결합양극성쌍의 입력을 위한 차동전압을 발생하기 위하여 제2기준전압에 연결되고, 상기 제1전압-전류변환기에 연결되는 제1다이오드, 그리고 상기 제2전압-전류변환기의 출력에 연결되는 제2다이오드를 더 포함하는 자동이득제어기.
제9항에 있어서,

상기 제어전류들은 상기 입력전압의 하이퍼볼릭 탄젠트 함수인 자동이득제어기.
가변이득증폭기를 제어하는 제어전류를 발생시키는 방법에 있어서,

입력전압신호를 입력전류로 변환하는 단계; 및

상기 입력전류를 트랜스리니어증폭기단과 양극성 차동쌍을 통하여 처리함으로써 하이퍼볼릭 탄젠트 함수를 사용하여 실질적으로 상기 입력전압신호의 지수함수인 제어전류로 매핑하는 단계를 포함하는 가변이득증폭기를 제어하기위한 제어전류를 발생하는 방법.
제12항에 있어서,

상기 트랜스리니어 증폭기는 각 트랜지스터가 하나의 컬렉터를 가지는 이미터결합 트랜지스터쌍과 각 트랜지스터의 컬렉터에 연결된 PMOS전류거울을 포함하는 가변이득증폭기를 제어하기위한 제어전류를 발생하는 방법.
제13항에 있어서,

각 전류거울은 게이트결합 전계효과트랜지스터쌍을 포함하는 가변이득증폭기를 제어하기위한 제어전류를 발생하는 방법.
제13항에 있어서,

상기 트랜스리니어 증폭기는 상기 이미터결합 트랜지스터쌍의 입력을 위한 차동전압을 발생하기위하여 상기 트랜스리니어 증폭기의 각 입력에 연결된 순방향 바이어스된 다이오드를 포함하는 가변이득증폭기를 제어하기위한 제어전류를 발생하는 방법.
제12항에 있어서,

상기 하이퍼볼릭 탄젠트 함수가 더 이상 지수함수를 근사화하지 않는 2차함수에 대한 보상단계를 더 포함하는 가변이득증폭기를 제어하기위한 제어전류를 발생하는 방법.
가변이득증폭기에서 이득을 변화시키기위한 제어신호를 발생하는 이득제어회로에 있어서,

기준전류를 발생하는 기준전류원;

상기 기준전류를 입력전류와 결합하여 차동전류를 발생시키는 수단;

입력전류와 상기 차동전류를 수신하고 거기에서 선형 차동출력전류신호를 발생하는 전류증폭단;

상기 차동 출력전류신호를 차동 출력전압신호로 변환하는 전류-전압변환기단; 및

상기 선형 차동출력전압신호를 수신하고 거기에 대응해서 하이퍼볼릭 탄젠트 함수중 최소한 일부를 따르는 제어전류를 발생하는 차동쌍을 포함하는 이득제어회로.