KR20160010434A - 칩 대 칩 연결용 차동 전류 모드 저 지연 변조 및 복조 - Google Patents

칩 대 칩 연결용 차동 전류 모드 저 지연 변조 및 복조 Download PDF

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Abstract

하나의 집적회로에서 다른 집적회로로 짧은 범위의 통신(몇 인치보다 작은)을 위해 특히 적합한 칩 대 칩 통신회로가 제시된다. 이 회로는 바람직하게 칩의 I/O 연결을 통해 통신하기 위해 디지털 데이터를 병렬형태로부터 직렬 아날로그 스트림으로 변환시키기 위한 다중 주파수 직교 진폭 변조(QAM) 메카니즘을 이용한다. 제조 수율 및 변형을 처리하기 위한 탄력성을 증가시키면서 지연 및 전력 소모를 줄이는 송신기의 차동 전류 모드 변조 및 수신기의 복조가 이용된다.

Description

칩 대 칩 연결용 차동 전류 모드 저 지연 변조 및 복조{DIFFERENTIAL CURRENT MODE LOW LATENCY MODULATION AND DEMODULATION FOR CHIP-TO-CHIP CONNECTION}
본원은 그 전체가 여기에 참조됨으로써 통합된, 2013년 5월 9일에 출원된 미국 가특허 출원번호 61/821,702호에 대한 우선권과 그 이익을 청구한다.
본 기술은 일반적으로 칩 대 칩 통신(chip-to-chip communication)에 관한 것이며, 더 특별하게는 차동 전류 모드 다중 주파수 변조-복조를 사용하는 짧은 범위의 칩 대 칩 통신에 관한 것이다.
연방 정부 후원 연구 또는 개발에 관한 성명서
해당사항 없음
컴퓨터 프로그램 부록의 통합 참조
해당사항 없음
저작권 보호에 속하는 자료의 고지
본 특허 문서 내의 자료의 일부는 미국 및 다른 국가들의 저작권법 하에서 저작권 보호를 받는다. 저작권 권리의 소유자는 그렇지 않으면 모든 저작권을 보유할지라도 미국 특허청에 공적으로 이용 가능한 파일 또는 기록으로 나타나 있음에 따라, 특허 문서 또는 특허 개시물의 어느 것에 의한 복사에 대해 이의를 갖지 못한다. 그 저작권 소유자는 이에 의해 37 C.F.R.§1.14에 따른 제한 없는 권리를 포함하여, 이러한 특허 문서를 비밀 유지되게 하는 권리를 포기하지 못한다.
종래의 직렬 I/O(serial I/O)는 다중화 및 역 다중화 디지털 통신(multiplexing and demultiplexing digital communicaitons)에 기초한다. 이러한 종래의 방법(schemes)을 사용하여 통신 대역폭(bandwidth)을 증가시키기 위해서는 먼저 클록 속도(clock rate)를 증가시켜야 한다. 그러나, 각 처리 기술은 클록 속도에 대한 그 자체의 한계를 가지며, 이에 의해 자주 I/O 연결의 수를 증가시켜서 대역폭을 증가시켜야 하며, 그 결과로 제조 비용이 증가된다.
이러한 비용은 수직 상호 연결을 위한 실리콘 관통 전극(through-substrate-via; TSV)에 기초하는 것과 같은 3D 집적회로 통합(integrated circuit integration)에서 더 증가된다. I/O를 위한 TSVs의 수는 기본적인 물리적 또는 기계적 제약에 기인하여 확장할 수 없다. 단위 면적당 TSVs의 특정 수(acertain number)(개체군 밀도: population density)가 많아지면 붕괴로 귀결될 수 있는 얇아진 실리콘 기판(약 100 μm/tier)에 이르게 된다. 그러므로, 이러한 얇아짐은 3D 집적회로에서 층간 통신 대역폭(inter-tier communication bandwidth)을 심각하게 제한할 수 있다.
따라서, 클록 속도 또는 부가적인 I/O 연결에서 동시 증가를 요구하지 않는 보다 높은 통신 대역폭을 가진 칩 대 칩 통신회로가 추구되어 왔다. 전통적인 칩 대 칩 통신 연결은 상호 연결된 금속 와이어를 통한 전압 신호에 의존한다. 심지어 (증가된 클록 속도 또는 추가된 I/O 연결 없이 높은 대역폭을 제공하는) 이전의 출원에서 본 발명자들에 의해 개시된 바와 같은 칩 대 칩 연결을 위한 다중 주파수 대역 직교 진폭 변조(multi-frequency-band quadrature amplitude modulation: QAM) 회로와 같은 칩들 사이의 통신을 위한 진보된 접근법도 종단(termination)을 가진 또는 종단이 없는 전압 신호의 사용을 포함한다.
다중 대역(multiband) 또는 QAM 변조(modulation) 및 복조(demodulation) 회로들을 구현하기 위한 이러한 기존의 방법들은 장거리 통신을 목표로 한 것이다. 이것은 통신들 사이의 거리가 멀고 전류 모드 대신에 전압 모드에서 통신 신호를 송신하거나 수신하기 위해 비싼 전력 증폭기(power amplifiers) 및 저잡음 증폭기(low noise amplifiers)가 사용될 수 있기 때문이다.
따라서 본 기술은 몇 인치 이하의 짧은 칩간 거리를 위한 향상된 칩 대 칩 통신을 제공하는 것이다.
다중 주파수 대역 QAM 송수신기 회로에 대한 것과 같이, 동시에 프로세스 변화(process variations)에 대한 탄력성을 제공하면서 더 낮은(더 짧은) 지연, 더 낮은 전력 소모, 더 높은 제조 수율을 제공하는 신규한 차동 전류 모드 변조-복조 방법이 제시된다. 상기 신규한 차동 전류 모드 변조-복조 방법/장치는 짧은 거리의 칩간 통신을 요구하는 많은 애플리케이션에 적용될 수 있으며, 특히 수직 TSV 상호연결을 통한 3차원 집적회로를 위한 토대로서 매우 적합하다.
변조 및 복조는 차동 전류 모드 작동에 기반하여 수행되며, 신호 대 잡음 비(signal-to-noise ratio: SNR)를 향상시키기 위한 DC 전류 저감 회로 소자를 구비한다. 본 기술의 회로들은 입증된 더 높은 제조 수율을 가진 전류 미러(current mirrors)를 사용하여 바람직하게 구현된다. 조정 가능한 히스테리시스 값(hysteresis value)을 가진 전류 모드 슈미트 트리거(current mode Schmitt Trigger)는 비트 오류(bit error)의 생성 없이 데이터 복구(data recovery)를 향상시키기 위한 복조 회로에 구비된다.
본 기술의 추가적인 측면은 명세서의 아래 부분에 기재될 것이며, 그 상세한 설명은 그것에 제한을 두지 않고 본 기술의 바람직한 실시예들을 완전히 개시하기 위한 것이다.
본 기술은 오직 예시 목적을 위한 것인 아래의 도면을 참조함으로써 충분히 이해될 것이다.
도 1은 본 기술의 일 실시예에 따른 짧은 거리의 변조 및 복조 통신 장치에 대한 개략적인 블록도이다.
도 2는 본 기술의 일 실시예에 따라 이용되는 직류 저감 회로의 개략도이다.
도 3a는 본 기술의 일 실시예에 따라 이용되는 차동 전류 스티어링 믹서(differential current steering mixer)의 개략도이다.
도 3b는 본 기술의 일 실시예에 따라 작동하는 도 3a의 회로의 타이밍/위상 다이아그램이다.
본 기술은 일반적으로 칩간 통신 거리가 (3인치와 같이) 몇 인치 이하, 더 바람직하게는 대략 3인치 이하일 때 차동 전류 흐름(differential current flow)에 변조-복조를 적용하는 칩 대 칩 통신의 새로운 형태를 제공한다. 본 기술의 장치와 시스템 및 방법은 싱글 엔디드(single-ended) 또는 차동 모드를 가진 기존의 전압 신호에 의해 제공되는 것보다 저 전력, 저 지연, 이웃하는 실리콘 관통 전극(through-Silicon-vias)(TSVs) 사이에서 더 높은 간섭 오차(interference tolerance) 및 제조 프로세스 변화에 대한 증가된 오차(tolerance)를 포함하는, 많은 이점을 제공한다.
부가해서, 본 기술의 전류 신호는 절대값 대신에 전류 흐름의 차이에 기초한 것이다. 소스 칩(source chip)의 연결 TSV-pin-pair는 다대역 직교-진폭 변조(QAM) 회로로서 예시된 변조 회로로부터 전류 흐름을 파악하기 때문에, 그것을 수신기 칩에 전달하기 전에 차동 전류 흐름의 DC(직류) 레벨은 높게 된다. 차동 전류는 또한 변조된 신호의 더 높은 주파수와 차별될 수 있는 저 주파수 AC를 사용하는 본 기술에 따라 구성될 수 있다는 것을 이해해야 한다. 수신기 칩은 불필요한 DC 전력 소모를 감당할 뿐만 아니라, 그것의 차동 신호와 배경 DC 전류 사이에서 그 비율을 더 낮게 만들 것이다. 이러한 문제에 비추어, 본 회로 구조(circuit architecture)는 향상된 신호 대 배경 비율 및 저감된 전력 소모를 유지하기 위해 원치않는 차동 DC 전류 모드를 제거하도록 DC 전류를 자기 조정한다.
부가해서, 본 통신 회로는 프로세스 변화(process variations)에 의해 유발되는 원치않는 DC 전류 성분(component)들을 제거하는 자기 조정(self-adjusting) DC 저감 회로를 통합함으로써 DC 전류 레벨 변화로 이끄는 칩 제조 프로세스 변화를 극복한다. 본 회로는 알려지지 않은 수준의 제조 프로세스 변화에도 불구하고 칩들 사이에서 통신되는 차동 전류 모드 신호를 위한 유익하게 더 강력한 방식을 제공한다.
본 수신기 칩의 입력 임피던스(input impedance)는 전압 모드 작동에서와 비교하여 전류 모드에서 작동할 때 더 낮다. 따라서, 소스(송신기) 칩은 대용량 부하의 조건에서 조차도 더 높은 속도로 이끄는 전류 모드 작동에서 더 가벼운 부하의 적용을 받는다. 더욱, 간섭 잡음(interference noise)은 도전성 실리콘 기판을 통해 이동한 후 실질적으로 크기(magnitude)가 감소하는 전류와 함께 주로 전압 모드로 되는, 이웃하는 TSVs에 의해 발생된다. 낮아진 전류 잡음은 심지어 더욱 저감된 전력 소모를 위한 보다 낮은 전류와 함께 수신기 회로를 구현하도록 허용한다.
본 기술의 짧은 범위의 적용에 있어서, 3차원의 집적회로(three-dimensional integrated circuit: 3DIC) 수직 TSVs를 통한 것과 같은 칩간 연결(inter-chip connection)은 일인치의 10분의 1 이하로 내려갈 수 있으면서 몇 인치(예컨대, 3인치) 이내이다. 이것은 통신 신호로서 전류 모드 작동을 적용하게 허용한다. 더욱, 예기치 않은 소스들로부터 잡음 또는 간섭을 허용하기 위해, 차동 전류를 이용하면 통신의 견고성과 효율성을 향상시킬 수 있다. 변조 또는 복조될 신호로서 차동 전류를 적용하는 것에 부가하여, 신호 대 잡음 비율(SNR)을 향상시킬 뿐만 아니라 제조 프로세스 변동을 극복하는 것을 향해 전력 소모를 저감하는 자기 조정 DC 전류 저감 회로가 결합된다.
도 1은 짧은 거리 내에서 다수의 칩을 연결하기 위한 다중 주파수 대역 직교 진폭 변조(QAM) 회로를 이용하는 변조 및 복조 통신회로에 대한 회로 블록들의 예시적인 실시예(10)를 도시한 것이다.
변조 및 복조 회로(10)는 아날로그 직렬 버스(analog serial bus)의 형태로 되는 통신 연결부(16) 사이에서, 송신(TX)(12)을 수행하기 위한 변조 회로와, 수신(RX)(14)을 수행하기 위한 복조 회로를 포함한다.
8 비트 폭 버스(8-bit wide bus)(DQ_TX[7:0])로서 예시되지만 그것으로 제한되지 않는 데이터 버스(data bus)와, 디바이스 모드 신호(device mode signal)(DM_TX)와, 송신기 래치 신호(transmitter latching signal)(DQS_TX)와, 클록 신호(clock signal)(CLK_SYS)를 통해 데이터를 수신하는 송신측(12)이 나타나 있다.
송신측의 변조기(modulator)에는 제1스테이지에서 복수의 데이터 버퍼(data bufer)(20a 내지 20n)와 결합되는 것으로 보여지는 트랙 펄스 발생기(track pulse generator)(18)가 보여진다. 트랙 펄스 발생기(18)와 데이터 버퍼(20a-20n)로부터의 출력은 QAM 회로(22a 내지 22n)에 의해 수신되는 것으로 보여진다. 트랙 펄스 발생은 송신기와 수신기 사이의 동기화를 위한 메카니즘을 제공한다. 하나의 트랙 펄스는 데이터 비트(data bits)(DQ_RX[7:0]) 뿐만 아니라 DM_RX 비트에 대한 데이터 버퍼들을 제어하기 위해 이용되는 수신기로 송신된다. 믹서들(mixers)(전류 모드)(28a, 30a, 28b, 30b, ...28n, 30n)에 의해 뒤따라지는 디지탈 대 아날로그 변환기들(digital-to-analog converters)(DACs)(24a, 26a, 24b, 26b, ...24n, 26n)을 포함하는 것으로 예시되는 각 QAM 회로(22a 내지 22n)가 보여지며, 각 쌍의 믹서들은 fi와 fq 신호를 수신한다. 묘사된 상기 DACs는 이후에 전류 모드 믹서들에 의해 변조되는 차동 전류 모드 출력 신호들을 출력하기 위해 구성된다는 것이 이해될 것이다.
송신측에서 보여진 것과 유사한 신호들을 가진 수신측(14)이 나타나 있는데, 이 수신측은 8 비트 폭 버스(8-bit wide bus)(DQ_RX[7:0])로서 예시되지만 그것으로 제한되지 않는 데이터 버스(data bus)를 통해 데이터를 출력하고, 디바이스 모드 신호(device mode signal)(DM_RX)와, 출력 상태 신호(output status signal)(DQS_RX)와, 클록 신호(clock signal)(CLK_SYS)를 출력한다.
수신기(14) 내의 복조 회로는 실질적으로 송신측(12)에서 보여지는 것의 역이다. 하나의 신호가 아날로그 직렬 버스(16)로부터 믹서들(32a, 34a, 32b, 34b, ...32n, 34n)을 포함하는 다수의 QAM 회로(31a, 31b, ...31n)에서 수신되며, 각 쌍은 fi와 fq 신호를 수신한다
믹서들로부터의 출력은 아날로그 대 디지탈 변환기(ADC)(36a, 38a, 36b, 38b, ...36n, 38n)들의 쌍들에 의해 디지탈 신호로 변환되며, 각 믹서의 출력은 ADC의 입력과 결합된다. ADCs로부터의 디지탈 출력은 데이터 버퍼들(42a, 42b, 42c, ...42n-1, 42n)과 함께 트랙 펄스 복원 회로(track pulse restoration circuit)(40)에서 수신된다.
트랙 펄스 복원 회로(40)의 출력은 DQS_RX와 각 데이터 버퍼(42a, 42b, 42c, ...42n-1, 42n)에 연결되는 다른 부분과 같은 출력이다. 제1데이터 버퍼(42a)로부터의 출력은 신호(DM_RX)를 발생시키는 한편, 나머지 데이터 버퍼들로부터의 출력은 신호(DQ_RX[7:0])에서의 출력이다.
이 회로는 다중 주파수 변조를 적용하고 송신기(12)로부터의 변조된 다중 주파수 아날로그 전송을 전달하기 위해 믹서 출력들을 결합한 후 디지탈 신호의 바이트(a byte of digital signals)를 전송한다. 수신기 회로(14)는 이 다중 주파수 아날로그 신호를 수신하고 송신기(12)로부터의 결합된 신호에 다중 주파수 복조를 적용하며, 이 다중 주파수 복조로부터 수신기(12)에 의해 최초로 수신된 것과 같은 디지탈 데이터를 추출한다.
이 회로는 디지탈 대 아날로그 변환기(24a, 26a, 24b, 26b, ...24n, 26n)에 의해 디지탈 전압 신호를 변환시킨 후 차동 전류 신호를 송신한다. 비록 상기 DAC는 차동 전류 모드 출력에 대해 기술되었지만, 이 회로는 대안으로 전압 레벨 신호를 차동 전류 모드 출력으로 변환시키는 DAC를 뒤따르는 회로로 구현될 수 있다는 것을 이해해야 한다. DACs에 의해 발생되는 차동 전류 신호는 믹서(28a, 30a, 28b, 30b, ...28n, 30n)에서 지정된 주파수 캐리어 신호(defined frequency carrier signals)(fi 및 fq)를 적용함으로써 변조되고, 그것의 결합된 신호는 직렬 버스(16)를 통한 연결 핀들을 통해 보내지게 된다.
보완적인 방법으로, TX로부터 차동 전류 신호를 수신하는 이 회로들은 ADC(36a, 38a, 36b, 38b, ...36n, 38n)에 의해 복조 및 변환을 위해 믹서(32a, 34a, 32b, 34b, ...32n, 34n)로 보내질 것이며, 그리고 나서 버퍼링(40, 42a, 42b, 42c, ...42n-1, 42n)될 것이다. 수신된 차동 직류 신호를 믹서로 직접 보내기 전에 신호 비율을 향상시키고 전력 소모를 저감시키기 위해 하나의 회로가 직류 전류 저감을 수행한다. 비록 직류 전류 저감 회로는 믹서 회로들의 일부인 것으로 묘사되지만, 믹서 회로들과 함께 작동하는 개별 회로로서 구현될 수 있다는 것을 이해해야 한다.
도 2는 여분의 직류를 제거하도록 구성된, 따라서 믹서에서의 차동 전류의 합이 10*I_C와 같은 것을 보장하는 직류 저감 회로(50)의 예시 실시예를 도시한 것이다. 이 회로는 협조적인 전류 미러링(cooperative current mirroring)에서 트랜지스터(54a, 54b, 56a, 56b)와 조합하여 작동하는 믹서 신호 입력(I_2_Mixer_p)(I_2_Mixer_N)에서의 트랜지스터(52a, 52b)를 묘사한 것이다. 슈미트 트리거 트랜지스터(60a, 60b)가 트랜지스터(62a, 62b)의 전류 미러(current mirror)를 통해 부분적으로 결합되는 전류 미러에서 보여지며, 트랜지스터(60a)를 통한 전류는 트랜지스터(58a, 58b)의 최종 전류 미러를 통해 흐른다. 이 회로는 또한 제거되는 직류의 양은 믹서에서의 입력의 합을 보장하기 위한 I_P 및 I_N 변화가 일정하게 남아 있음에 따라 변화한다는 것을 나타낸다. 이 일정한 차동 전류 신호는 믹서의 일관된 회로 거동을 허용한다.
도 3a는 네 개의 트랜지스터 쌍(72a, 72b, 72c, 72d)을 가진 믹서의 실예 실시예를 도시한 것이다. 클록(CLKN_P)은 트랜지스터(74a, 76d)의 게이트에서 수신되고, 클록(CLK_P)은 트랜지스터(74b, 76c)의 게이트에서 수신되며, 클록(CLKN_N)은 트랜지스터(76b, 74c)의 게이트에서 수신되고, 클록(CLK_N)은 트랜지스터(76a, 74d)의 게이트에서 수신된다. 믹싱 캐리어(mixing carrier)는 디지탈 스티어링 신호의 쿼터 듀티 사이클(a quarter duty cycle of the digital steering signal)이다. 신호(I_MIX_P)는 트랜지스터 쌍 72a(74a, 76a) 및 72c(74c, 76c)의 드레인(drains)에 결합되는 반면에, 신호(I_MIX_N)는 트랜지스터 쌍 72b(74b, 76b) 및 72d(74d, 76d)의 드레인에 결합된다. 트랜지스터 쌍들 72a(74a, 76a) 및 72b(74b, 76b)로부터의 출력은 I_DAC_N 신호(78a)를 포함하는 반면에, 트랜지스터 쌍들 72c(74c, 76c) 및 72d(74d, 76d)로부터의 입력은 I_DAC_P 신호(78b)를 포함한다.
도 3b는 도 3a의 믹서에 대한 실예적인 타이밍을 도시한 것으로, 위상 P_0, P_1, P_2 및 P_3에서 클록 신호 CLK_P, CLK_N, CLKN_P 및 CLKN_N에 대한 타이밍을 나타낸 것이다. 믹서 타이밍은 그 회로가 I-채널 및 Q-채널 사이에서 간섭을 피하도록 쿼터 듀티 사이클 신호를 적용한다. 이 네 위상 믹싱 캐리어(four phase mixing carrier)는 바람직하게 빠른 전류 스티어링을 유지시키고 차동 쌍(differential pair)에서 전류의 부족을 피하기 위해 이용된다. 이 네 위상 캐리어는 다음과 같이 동작한다: 위상 P_0 동안 CLK_P 및 CLKN_N은 I_MIX_P = I_DAC_P 및 I_MIX_N = I_DAC_N을 만들기 위해 높다. 위상 0은 제로인 차동 전류 신호를 생성시킨다. 위상 2 동안, CLK_N 및 CLKN_P는 (I_MIX_P = 1_DAC_N, I_MIX_N = 1_DAC_P)를 만들기 위해 높으며, 이에 의해 그것은 전류 모드 DAC 출력의 180도에서 차동 전류 신호를 생성한다. 위상 3 동안, CLKN_P 및 CLKN_N은 [I_MIX_P = I_MIX_N = 0.5*(I_DAC_P + I_DAC_N)]을 만들기 위해 높으며, 이에 의해 제로인 차동 신호를 생성한다. 차동 전류 스티어링 믹서는 전류가 어떤 주어진 시간에서 끊어지지 않도록, 따라서 전류 스파이크(current spike)를 피하며 이에 의해 믹싱 동안 예기치 않은 잡음을 생성하지 않도록 구성된다. 더욱, 직류 레벨은 심각한 성능 저하 없이 믹서가 고 주파수에서 작동하게 허용한다.
도 1의 송신 회로를 다시 참조하면, 송신기(12)의 출력 핀은 믹서 출력 신호들의 합으로부터 신호(16)를 구동시킨다. 이 신호는 차동 전류 모드에 있기 때문에, 믹서 후에 모든 전류 미러 출력을 직접 연결할 수 있다는 것이 이해될 것이다. 그리고 나서 이 차동 전류 신호는 수신기 회로(14)로 보내진다.
수신기(14)는 직류 저감 회로를 실행하여 직류 레벨을 미리 정해진 레벨로 저감시킨다. 나머지 차동 전류 신호는 복조 믹서로 보내질 것이다. 믹서들에서 복조 후, 인접한 주파수 대역 신호들을 걸러내기 위해 필요에 따라 저역 필터들(low pass filters)이 적용될 수 있다. 비록 일부 저역 필터들이 믹서 회로들의 일부인 것으로 간주될 수도 있지만, 저역 필터들은 대안으로 믹서 회로들을 뒤따르는 분리 회로들로서 구현될 수 있다는 것을 이해해야 한다.
저역 필터링 후의 신호는 인접 채널 간섭을 받으며, 저역 필터 후 리플(ripple)이 발생된다. 원치않는 리플의 존재와 함께 강력한 작동을 보장하기 위해, 본 장치는 바람직하게 아날로그 대 디지탈 변환기에서 히스테리시스(hysteresis)를 적용하여 정확하지 않은 신호 발생을 피한다. 이것은 차동 전류 신호이므로, 히스테리시스의 양은 아날로그 대 디지탈 변환기의 비교기들(comparators)에서 전류 미러를 통해 디지탈 방식으로 프로그램될 수 있다는 것을 부기한다.
다양한 형태의 QAM이 이용 가능하고 본 기술과 함께 이용될 수 있으며, 사용을 위해 선택될 수 있는 보다 일반적인 몇 개의 형태는: QAM8, QAM16, QAM32, QAM64, QAM128 및 QAM256을 포함한다. QAM은 I-Q 평면(plane)에서 정보를 고르게 분배하며, QAM의 보다 높은 오더(orders)는 그 성상(the constellation)에서 더 근접한 정보를 포함한다는 것을 이해할 것이다. 따라서, 더 높은 오더의 QAM은 심볼당 더 많은 비트(more bits per symbol)를 송신하는 것을 허용하지만, 그 성상의 에너지가 동일하게 남아 있다면, 그 성상 상의 포인트들은 함께 더 가까이 있으며, 전송은 잡음에 더 민감하게 된다. 복조 및 변조는 다른 형태들의 다중 주파수 아날로그 변조-복조를 이용하여 본 기술에 따라 수행될 수 있다는 것을 또한 이해해야 한다. 이용될 수 있는 다른 형태들의 다중 주파수 변조의 실예는 펄스-폭 변조(pulse-width modulation)(PWM), 주파수-편위 방식(frequency-shift keying)(FSK), 주파수-호핑(frequency-hopping), 대역 확산(spread spectrum) 등을 포함한다.
DQS_TX, DM_TX와 같은 전술된 제어 신호 및 CLK_SYS, CLK_N, CLK_P, CLKN_P 및 CLKN_N과 같은 다양한 클록 신호는 본 기술을 벗어남이 없이 다양한 방법으로 제어 회로에 의해 발생될 수 있다는 것을 당업자는 이해할 것이다. 예컨대, 전용 디지탈 회로의 사용, 타이밍/발진기 회로, 게이트 어레이, 프로그램 가능한 논리 어레이, (연관된 메모리를 가진) 컴퓨터 회로, 그리고 제어 로직을 발생시킬 수 있는 다른 회로가 있으며, 한편 이들 회로 타입의 조합도 또한 제한 없이 이용될 수도 있다.
본 기술은 다중 주파수 대역 QAM 통신장치의 변조 및 복조를 위한 차동 전류 모드 작동을 제공한다. 전류 모드 디지탈 대 아날로그 변환기 및 아날로그 대 디지탈 변환기에 부가해서, 그 회로들은 네 위상 쿼터 듀티 사이클 믹서들과, 직류 저감 회로 및 전류 프로그래밍을 통해 제공되는 조정 가능한 히스테리시스 회로를 포함한다. 이들 회로의 특징은 강력하고, 짧은 지연 및 저 전력의 작동을 보장한다.
본 차동 전류 모드 변조-복조 실시예들의 적어도 하나의 바람직한 실행은 28nm CMOS 또는 더 확장된 실리콘 처리 기술에 있다.
상기와 같은 논의로부터 본 기술은 아래를 구비하지만 이에 제한되지 않는 다양한 방법으로 구현될 수 있다는 것을 이해할 것이다.
1. 송신 칩과 수신 칩 사이에서 통신하기 위해 전류의 절대값(absolute values) 대신에, 차동 전류 흐름(differential current flow)에 기초한 변조 회로(modulation circuit) 및 복조 회로(demodulation circuit)를 포함하고,
상기 변조 회로는 복수의 데이터 비트(data bits)의 각각 및 하나 이상의 트랙 펄스(track pulses)를 위한 디지탈 대 아날로그 변환기(digital-to-analog converter)와 전류 모드 믹서(current mode mixer)를 구비하고, 상기 각 데이터 비트는 차동 전류가 각 변조기 회로(modulator circuit) 내의 다른 전류 모드 믹서들에서 다중 주파수의 각각에 주파수 캐리어(frequency carrier)를 적용하는 것에 응답하여 변조되는 다중 주파수 변조(multi-frequency modulation) 동안 디지탈 신호로부터 아날로그 차동 전류로 변환되고 상기 전류 모드 믹서에서 다른 데이타 비트들에 대한 아날로그 차동 전류 출력과 혼합되며; 그리고
상기 복조 회로는 복수의 데이터 비트(data bits)의 각각 및 상기 변조 회로로부터 수신되는 하나 이상의 트랙 펄스(track pulses)를 위한 아날로그 대 디지탈 변환기(analog-to-digital converter)와 전류 모드 믹서(current mode mixer)를 구비하며, 이에 의해 상기 다중 주파수로부터의 주파수 캐리어가 상기 복조기(demodulator) 내의 각 전류 모드 믹서에 적용되어서 상기 아날로그 대 디지탈 변환기를 통한 디지탈 신호로 다시 변환하기 전에 상기 아날로그 차동 캐리어를 복조시키는, 칩 대 칩 통신(chip-to-chip communications)을 수행하기 위한 장치.
2. 제1집적회로 칩 내의 주어진 수의 병렬 디지탈 데이터 비트(a given number of parallel digital data bits)는 직렬 전류 모드 아날로그 신호로 변환되고, 아날로그 정보를 병렬 디지탈 데이터 비트 내로 다시 복조시키는 제2집적회로 칩 내의 복조기로 상기 변조기에 의한 단일 I/O 라인을 통해 통신하기 위해 구성되는, 상기의 실시예들 중의 어느 하나의 장치.
3. 상기 다중 주파수 변조는 직교 진폭 변조(QAM)를 포함하는, 상기의 실시예들 중의 어느 하나의 장치.
4. 상기 직교 진폭 변조(QAM)는 QAM8, QAM16, QAM32, QAM64, QAM128 또는 QAM256으로 이루어진 QAM 오더(orders)의 그룹으로부터 선택되는, 상기의 실시예들 중의 어느 하나의 장치.
5. 상기 변조기의 상기 각 전류 모드 믹서와 상기 복조기는 적어도 두 개의 아날로그 신호와 변조 캐리어 중의 하나를 수신하는, 상기의 실시예들 중의 어느 하나의 장치.
6. 근처 주파수 대역 신호들을 걸러내기 위해 상기 전류 모드 믹서에 의해 믹싱이 수행된 후에 상기 복조기에 적용되는 저역 필터(low pass filter)를 더 포함하는, 상기의 실시예들 중의 어느 하나의 장치.
7. 정확하지 않은 신호 발생을 피하는 쪽으로 상기 복조기 내의 상기 아날로그 대 디지탈 변환기에서의 히스테리시스 임계화(hysteresis thresholding)의 도입을 더 포함하는, 상기의 실시예들 중의 어느 하나의 장치.
8. 상기 아날로그 대 디지탈 변환기는 전류 미러(current mirrors)를 포함하는 비교기(comparators) 및 상기 히스테리시스 임계화를 수행하기 위한 조정 가능한 히스테리시스 값을 가진 전류 모드 슈미트 트리거(current mode Schmitt Triggers)를 통합한, 상기의 실시예들 중의 어느 하나의 장치.
9. 상기 복조 회로 내에 직류 저감 회로를 더 포함하며, 상기 직류 저감 회로는 수신된 차동 전류 신호를 상기 복조 회로 내에서 상기 믹서로 보내기 전에 직류 레벨 및 연관된 전력 소모를 저감하도록 구성되는, 상기의 실시예들 중의 어느 하나의 장치.
10. 상기 직류 저감 회로는 상기 전류 모드 믹서로의 차동 전류의 합이 소정의 임계값(a desired threshold)으로 유지되도록 하는, 상기의 실시예들 중의 어느 하나의 장치.
11. 상기 전류 모드 믹서는 상기 다중 주파수 변조에서 이용되는 디지탈 스티어링 신호(digital steering signal)의 쿼터 듀티 사이클(quarter duty cycle)인 믹싱 캐리어(mixing carrier)를 이용하는, 상기의 실시예들 중의 어느 하나의 장치.
12. 상기 쿼터 듀티 사이클 신호의 적용은 다중 주파수 변조 동안 채널들 사이의 간섭을 피하는, 상기의 실시예들 중의 어느 하나의 장치.
13. 상기 전류 모드 믹서의 차동 트랜지스터 쌍(differential transistor pairs)에서 빠른 전류 스티어링(current steering)을 유지하고 전류의 부족을 피하기 위해 네 위상 믹싱 캐리어(a four phase mixing carrier)를 더 포함하는, 상기의 실시예들 중의 어느 하나의 장치.
14. 상기 복수의 비트는 8비트의 바이트, 또는 다른 소정 수의 비트를 포함하는, 상기의 실시예들 중의 어느 하나의 장치.
15. 상기 칩 대 칩 통신 거리는 3인치 또는 그 이하로 되는, 상기의 실시예들 중의 어느 하나의 장치.
16. 상기 칩 대 칩 통신 장치는 싱글 엔디드(single-ended) 또는 차동 모드에서든 관계없이 기존의 전압 신호보다 감소된 전력 소모, 더 짧은 지연, 이웃하는 실리콘 관통 전극(through-silicon-vias) 사이에서 간섭(interference)에 대한 더 높은 오차(tolerance) 및 제조 공정 변화(fabrication process variations)에 대한 더 높은 오차(tolerance)에서 유리한, 상기의 실시예들 중의 어느 하나의 장치.
17. 상기 장치는 자기 조정 DC 전류(self-adjusting DC current)가 향상된 신호 대 배경 비율(signal-to-background ratio)과 감소된 전력 소모를 유지하는 것을 향해 원치않는 차동 DC 전류 모드를 제거하도록 구성되는, 상기의 실시예들 중의 어느 하나의 장치.
18. DC 전류의 상기 자기 조정은 칩 제조 공정 변화에 대한 응답으로 발생하는 공정 변화에 의해 유도되는 원치않는 DC 전류 성분들을 제거하는, 상기의 실시예들 중의 어느 하나의 장치.
19. 상기 복조기를 사용하는 칩의 입력 임피던스(input impedance)는 전압 모드 작동에서와 비교하여 상기 전류 모드에서 작동할 때 더 낮으며, 이에 의해 상기 변조기를 사용하여 송신하는 칩은 대용량 부하 하에서 더 빠른 통신으로 이끄는 전류 모드 작동에서 더 가벼운 부하를 받는, 상기의 실시예들 중의 어느 하나의 장치.
20. 상기 복조기는 전류 모드인 상기 차동 전류 흐름(differential current flow)을 사용함으로써 더 낮은 입력 임피던스에서 유리하고, 전압 모드 형태의 통신에 의존하는 회로들보다 전압 모드에서 주로 작동하는 이웃하는 실리콘 관통 전극(TSVs)에 의해 발생하는 간섭 잡음(interference noise)에 덜 민감한, 상기의 실시예들 중의 어느 하나의 장치.
21. 상기 장치는 다중 주파수 대역 직교 진폭 변조(QAM) 칩 대 칩 송수신기 회로들 내에 통합되는, 상기의 실시예들 중의 어느 하나의 장치.
22. 상기 장치는 2차원 또는 3차원 칩 대 칩 집적회로 연결에 적용 가능한, 상기의 실시예들 중의 어느 하나의 장치.
23. 상기 장치는 그 칩 및 짧은 거리 내에 위치되고 상기 칩 대 칩 통신 장치를 통합하는 다수의 다른 집적회로 칩 사이에서의 통신을 허용하는 하나의 집적회로 내에 통합되는, 상기의 실시예들 중의 어느 하나의 장치.
24. 상기 다중 주파수는 적어도 제1주파수 및 제2주파수를 포함하는, 상기의 실시예들 중의 어느 하나의 장치.
25. 상기 주파수 캐리어는 상기 변조 회로 및 복조 회로 내에서 직교 진폭 변조(QAM)에 이용되며, 90도 위상차 변조 캐리어(90 degree out-of-phase modulation carrier)를 포함하는, 상기의 실시예들 중의 어느 하나의 장치.
26. 상기 각 변조 회로 또는 복조 회로는 QAM을 위해 구성되며, Q 채널을 엔코딩 또는 디코딩하기 위한, 그리고 I 채널을 엔코딩 또는 디코딩 하기 위한 두 개의 상기 전류 모드 믹서를 가진, 상기의 실시예들 중의 어느 하나의 장치.
27. 송신 칩과 수신 칩 사이에서 통신하기 위해 전류의 절대값(absolute values) 대신에, 차동 전류 흐름(differential current flow)에 기초한 변조 회로(modulation circuit) 및 복조 회로(demodulation circuit)를 포함하고; 상기 변조 회로는 복수의 데이터 비트(data bits)의 각각 및 하나 이상의 트랙 펄스(track pulses)를 위한 디지탈 대 아날로그 변환기(digital-to-analog converter)와 전류 모드 믹서(current mode mixer)를 포함하고, 상기 각 데이터 비트는 차동 전류가 각 변조기 회로(modulator circuit) 내의 다른 전류 모드 믹서들에서 다중 주파수의 각각에 주파수 캐리어(frequency carrier)를 적용하는 것에 응답하여 변조되는 다중 주파수 변조(multi-frequency modulation) 동안 디지탈 신호로부터 아날로그 차동 전류로 변환되고 상기 전류 모드 믹서에서 다른 데이타 비트들에 대한 아날로그 차동 전류 출력과 혼합되며; 상기 복조 회로는 복수의 데이터 비트(data bits)의 각각 및 상기 변조 회로로부터 수신되는 하나 이상의 트랙 펄스(track pulses)를 위한 아날로그 대 디지탈 변환기(analog-to-digital converter)와 전류 모드 믹서(current mode mixer)를 포함하고, 이에 의해 상기 다중 주파수로부터의 주파수 캐리어가 상기 복조기(demodulator) 내의 각 전류 모드 믹서에 적용되어서 상기 아날로그 대 디지탈 변환기를 통한 디지탈 신호로 다시 변환하기 전에 상기 아날로그 차동 캐리어를 복조시키며; 그리고 제1집적회로 칩 내의 주어진 수의 병렬 디지탈 데이터 비트(a given number of parallel digital data bits)는 직렬 전류 모드 아날로그 신호로 변환되고, 아날로그 정보를 병렬 디지탈 데이터 비트 내로 다시 복조시키는 제2집적회로 칩 내의 복조기로 상기 변조기에 의한 단일 I/O 라인을 통해 통신하기 위해 구성되는, 칩 대 칩 통신(chip-to-chip communications)을 수행하기 위한 장치.
28. 송신 칩과 수신 칩 사이에서 통신하기 위해 전류의 절대값(absolute values) 대신에, 차동 전류 흐름(differential current flow)에 기초한 변조 회로(modulation circuit) 및 복조 회로(demodulation circuit)를 포함하고; 상기 변조 회로는 복수의 데이터 비트(data bits)의 각각 및 하나 이상의 트랙 펄스(track pulses)를 위해 아날로그 대 디지탈 변환기(analog-to-digital converter)와 직교 진폭 변조(QAM)를 수행하는 전류 모드 믹서(current mode mixer)를 구비하고, 상기 각 데이터 비트는 차동 전류가 각 변조기 회로(modulator circuit) 내의 다른 전류 모드 믹서들에서 다중 주파수의 각각에 주파수 캐리어(frequency carrier)를 적용하는 것에 응답하여 변조되는 다중 주파수 변조(multi-frequency modulation) 동안 디지탈 신호로부터 아날로그 차동 전류로 변환되고 상기 전류 모드 믹서에서 다른 데이타 비트들에 대한 아날로그 차동 전류 출력과 혼합되며; 상기 복조 회로는 복수의 데이터 비트(data bits)의 각각 및 상기 변조 회로로부터 수신되는 하나 이상의 트랙 펄스(track pulses)를 위해 직교 진폭 변조(QAM)를 수행하는 전류 모드 믹서(current mode mixer)와 아날로그 대 디지탈 변환기(analog-to-digital converter)를 구비하고, 이에 의해 상기 다중 주파수로부터의 주파수 캐리어가 상기 복조기(demodulator) 내의 각 전류 모드 믹서에 적용되어서 상기 아날로그 대 디지탈 변환기를 통한 디지탈 신호로 다시 변환하기 전에 상기 아날로그 차동 캐리어를 복조시키며; 그리고 제1집적회로 칩 내의 주어진 수의 병렬 디지탈 데이터 비트(a given number of parallel digital data bits)는 직렬 전류 모드 아날로그 신호로 변환되고, 아날로그 정보를 병렬 디지탈 데이터 비트 내로 다시 복조시키는 제2집적회로 칩 내의 복조기로 상기 변조기에 의한 단일 I/O 라인을 통해 통신하기 위해 구성되는, 칩 대 칩 통신(chip-to-chip communications)을 수행하기 위한 장치.
상기의 기재는 많은 설명을 포함하지만 본 기술의 범위를 제한하는 것으로 해석되어서는 안되며, 단지 이 기술의 현재의 바람직한 실시예들의 일부의 예시를 제공하는 것으로 해석되어야 한다. 그러므로, 본 기술의 범위는 당업자에게는 자명하게 될 수 있는 다른 실시예들을 포함하고, 따라서 본 기술은 첨부된 청구항들 이외의 어느 것에 의해 제한되지 않는 것으로 이해될 것이며, 한 요소에 대해 단수로 언급한 것은 명백하게 그렇게 설명되지 않는다면 "하나 및 오직 하나"를 의미하는 것이 아니라 "하나 이상"을 의미하는 것으로 의도된 것이다. 전술된 바람직한 실시예의 요소들에 대한 당업자에게 공지된 모든 구조적이고 기능적인 등가물들은 조회에 의해 명시적으로 합쳐지며, 본원의 청구항들에 의해 포함되도록 의도된다. 또한, 장치 또는 방법이 본 기술에 의해 해결되고자 하는 각각 및 모든 문제를 알리는 것과, 본원의 청구항들에 의해 포함되게 하는 것은 필수적인 것이 아니다. 더욱, 여기에 기재된 어떠한 요소, 구성 또는 방법 단계는 그 요소, 구성 또는 방법 단계가 명백하게 청구항들에 인용되어 있는지에 관계없이 공중에게 전용되도록 의도된 것이 아니다. 여기의 어떠한 청구 요소도 그 요소가 명시적으로 "을 위한 수단"이라는 문구를 사용하여 인용되지 않는다면, 미국 특허법 35 U.S.C. 112의 규정 하에서 해석되지 않아야 한다.

Claims (28)

  1. 칩 대 칩 통신(chip-to-chip communications)을 수행하기 위한 장치에 있어서,
    송신 칩과 수신 칩 사이에서 통신하기 위해 전류의 절대값(absolute values) 대신에, 차동 전류 흐름(differential current flow)에 기초한 변조 회로(modulation circuit) 및 복조 회로(demodulation circuit)를 포함하고;
    상기 변조 회로는 복수의 데이터 비트(data bits)의 각각 및 하나 이상의 트랙 펄스(track pulses)를 위한 디지탈 대 아날로그 변환기(digital-to-analog converter)와 전류 모드 믹서(current mode mixer)를 구비하고, 상기 각 데이터 비트는 차동 전류가 각 변조기 회로(modulator circuit) 내의 다른 전류 모드 믹서들에서 다중 주파수의 각각에 주파수 캐리어(frequency carrier)를 적용하는 것에 응답하여 변조되는 다중 주파수 변조(multi-frequency modulation) 동안 디지탈 신호로부터 아날로그 차동 전류로 변환되고 상기 전류 모드 믹서에서 다른 데이타 비트들에 대한 아날로그 차동 전류 출력과 혼합되며; 그리고
    상기 복조 회로는 복수의 데이터 비트(data bits)의 각각 및 상기 변조 회로로부터 수신되는 하나 이상의 트랙 펄스(track pulses)를 위한 아날로그 대 디지탈 변환기(analog-to-digital converter)와 전류 모드 믹서(current mode mixer)를 구비하며, 이에 의해 상기 다중 주파수로부터의 주파수 캐리어가 상기 복조기(demodulator) 내의 각 전류 모드 믹서에 적용되어서 상기 아날로그 대 디지탈 변환기를 통한 디지탈 신호로 다시 변환하기 전에 상기 아날로그 차동 캐리어를 복조시키는 것을 특징으로 하는 장치.
  2. 제1항에 있어서,
    제1집적회로 칩 내의 주어진 수의 병렬 디지탈 데이터 비트(a given number of parallel digital data bits)는 직렬 전류 모드 아날로그 신호로 변환되고, 아날로그 정보를 병렬 디지탈 데이터 비트 내로 다시 복조시키는 제2집적회로 칩 내의 복조기로 상기 변조기에 의한 단일 I/O 라인을 통해 통신하기 위해 구성되는 것을 특징으로 하는 장치.
  3. 제1항에 있어서,
    상기 다중 주파수 변조는 직교 진폭 변조(QAM)를 포함하는 것을 특징으로 하는 장치.
  4. 제3항에 있어서,
    상기 직교 진폭 변조(QAM)는 QAM8, QAM16, QAM32, QAM64, QAM128 또는 QAM256으로 이루어진 QAM 오더(orders)의 그룹으로부터 선택되는 것을 특징으로 하는 장치.
  5. 제1항에 있어서,
    상기 변조기의 상기 각 전류 모드 믹서와 상기 복조기는 적어도 두 개의 아날로그 신호와 변조 캐리어 중의 하나를 수신하는 것을 특징으로 하는 장치.
  6. 제1항에 있어서,
    근처 주파수 대역 신호들을 걸러내기 위해 상기 전류 모드 믹서에 의해 믹싱이 수행된 후에 상기 복조기에 적용되는 저역 필터(low pass filter)를 더 포함하는 것을 특징으로 하는 장치.
  7. 제1항에 있어서,
    정확하지 않은 신호 발생을 피하는 쪽으로 상기 복조기 내의 상기 아날로그 대 디지탈 변환기에서의 히스테리시스 임계화(hysteresis thresholding)의 도입을 더 포함하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서,
    상기 아날로그 대 디지탈 변환기는 전류 미러(current mirrors)를 포함하는 비교기(comparators) 및 상기 히스테리시스 임계화를 수행하기 위한 조정 가능한 히스테리시스 값을 가진 전류 모드 슈미트 트리거(current mode Schmitt Triggers)를 통합한 것을 특징으로 하는 장치.
  9. 제1항에 있어서,
    상기 복조 회로 내에 직류 저감 회로를 더 포함하며, 상기 직류 저감 회로는 수신된 차동 전류 신호를 상기 복조 회로 내에서 상기 믹서로 보내기 전에 직류 레벨 및 연관된 전력 소모를 저감하도록 구성되는 것을 특징으로 하는 장치.
  10. 제9항에 있어서,
    상기 직류 저감 회로는 상기 전류 모드 믹서로의 차동 전류의 합이 소정의 임계값(a desired threshold)으로 유지되도록 하는 것을 특징으로 하는 장치.
  11. 제1항에 있어서,
    상기 전류 모드 믹서는 상기 다중 주파수 변조에서 이용되는 디지탈 스티어링 신호(digital steering signal)의 쿼터 듀티 사이클(quarter duty cycle)인 믹싱 캐리어(mixing carrier)를 이용하는 것을 특징으로 하는 장치.
  12. 제11항에 있어서,
    상기 쿼터 듀티 사이클 신호의 적용은 다중 주파수 변조 동안 채널들 사이의 간섭을 피하는 것을 특징으로 하는 장치.
  13. 제11항에 있어서,
    상기 전류 모드 믹서의 차동 트랜지스터 쌍(differential transistor pairs)에서 빠른 전류 스티어링(current steering)을 유지하고 전류의 부족을 피하기 위해 네 위상 믹싱 캐리어(a four phase mixing carrier)를 더 포함하는 것을 특징으로 하는 장치.
  14. 제1항에 있어서,
    상기 복수의 비트는 8비트의 바이트, 또는 다른 소정 수의 비트를 포함하는 것을 특징으로 하는 장치.
  15. 제1항에 있어서,
    상기 칩 대 칩 통신 거리는 3인치 또는 그 이하로 되는 것을 특징으로 하는 장치.
  16. 제1항에 있어서,
    상기 칩 대 칩 통신 장치는 싱글 엔디드(single-ended) 또는 차동 모드에서든 관계없이 기존의 전압 신호보다 감소된 전력 소모, 더 짧은 지연, 이웃하는 실리콘 관통 전극(through-silicon-vias) 사이에서 간섭(interference)에 대한 더 높은 오차(tolerance) 및 제조 공정 변화(fabrication process variations)에 대한 더 높은 오차(tolerance)에서 유리한 것을 특징으로 하는 장치.
  17. 제1항에 있어서,
    상기 장치는 자기 조정 DC 전류(self-adjusting DC current)가 향상된 신호 대 배경 비율(signal-to-background ratio)과 감소된 전력 소모를 유지하는 것을 향해 원치않는 차동 DC 전류 모드를 제거하도록 구성되는 것을 특징으로 하는 장치.
  18. 제17항에 있어서,
    DC 전류의 상기 자기 조정은 칩 제조 공정 변화에 대한 응답으로 발생하는 공정 변화에 의해 유도되는 원치않는 DC 전류 성분들을 제거하는 것을 특징으로 하는 장치.
  19. 제1항에 있어서,
    상기 복조기를 사용하는 칩의 입력 임피던스(input impedance)는 전압 모드 작동에서와 비교하여 상기 전류 모드에서 작동할 때 더 낮으며, 이에 의해 상기 변조기를 사용하여 송신하는 칩은 대용량 부하 하에서 더 빠른 통신으로 이끄는 전류 모드 작동에서 더 가벼운 부하를 받는 것을 특징으로 하는 장치.
  20. 제19항에 있어서,
    상기 복조기는 전류 모드인 상기 차동 전류 흐름(differential current flow)을 사용함으로써 더 낮은 입력 임피던스에서 유리하고, 전압 모드 형태의 통신에 의존하는 회로들보다 전압 모드에서 주로 작동하는 이웃하는 실리콘 관통 전극(TSVs)에 의해 발생하는 간섭 잡음(interference noise)에 덜 민감한 것을 특징으로 하는 장치.
  21. 제1항에 있어서,
    상기 장치는 다중 주파수 대역 직교 진폭 변조(QAM) 칩 대 칩 송수신기 회로들 내에 통합되는 것을 특징으로 하는 장치.
  22. 제1항에 있어서,
    상기 장치는 2차원 또는 3차원 칩 대 칩 집적회로 연결에 적용 가능한 것을 특징으로 하는 장치.
  23. 제1항에 있어서,
    상기 장치는 그 칩 및 짧은 거리 내에 위치되고 상기 칩 대 칩 통신 장치를 통합하는 다수의 다른 집적회로 칩 사이에서의 통신을 허용하는 하나의 집적회로 내에 통합되는 것을 특징으로 하는 장치.
  24. 제1항에 있어서,
    상기 다중 주파수는 적어도 제1주파수 및 제2주파수를 포함하는 것을 특징으로 하는 장치.
  25. 제1항에 있어서,
    상기 주파수 캐리어는 상기 변조 회로 및 복조 회로 내에서 직교 진폭 변조(QAM)에 이용되며, 90도 위상차 변조 캐리어(90 degree out-of-phase modulation carrier)를 포함하는 것을 특징으로 하는 장치.
  26. 제1항에 있어서,
    상기 각 변조 회로 또는 복조 회로는 QAM을 위해 구성되며, Q 채널을 엔코딩 또는 디코딩하기 위한, 그리고 I 채널을 엔코딩 또는 디코딩 하기 위한 두 개의 상기 전류 모드 믹서를 가진 것을 특징으로 하는 장치.
  27. 칩 대 칩 통신(chip-to-chip communications)을 수행하기 위한 장치에 있어서,
    송신 칩과 수신 칩 사이에서 통신하기 위해 전류의 절대값(absolute values) 대신에, 차동 전류 흐름(differential current flow)에 기초한 변조 회로(modulation circuit) 및 복조 회로(demodulation circuit)를 포함하고;
    상기 변조 회로는 복수의 데이터 비트(data bits)의 각각 및 하나 이상의 트랙 펄스(track pulses)를 위한 디지탈 대 아날로그 변환기(digital-to-analog converter)와 전류 모드 믹서(current mode mixer)를 포함하고, 상기 각 데이터 비트는 차동 전류가 각 변조기 회로(modulator circuit) 내의 다른 전류 모드 믹서들에서 다중 주파수의 각각에 주파수 캐리어(frequency carrier)를 적용하는 것에 응답하여 변조되는 다중 주파수 변조(multi-frequency modulation) 동안 디지탈 신호로부터 아날로그 차동 전류로 변환되고 상기 전류 모드 믹서에서 다른 데이타 비트들에 대한 아날로그 차동 전류 출력과 혼합되며;
    상기 복조 회로는 복수의 데이터 비트(data bits)의 각각 및 상기 변조 회로로부터 수신되는 하나 이상의 트랙 펄스(track pulses)를 위한 아날로그 대 디지탈 변환기(analog-to-digital converter)와 전류 모드 믹서(current mode mixer)를 포함하고, 이에 의해 상기 다중 주파수로부터의 주파수 캐리어가 상기 복조기(demodulator) 내의 각 전류 모드 믹서에 적용되어서 상기 아날로그 대 디지탈 변환기를 통한 디지탈 신호로 다시 변환하기 전에 상기 아날로그 차동 캐리어를 복조시키며; 그리고
    제1집적회로 칩 내의 주어진 수의 병렬 디지탈 데이터 비트(a given number of parallel digital data bits)는 직렬 전류 모드 아날로그 신호로 변환되고, 아날로그 정보를 병렬 디지탈 데이터 비트 내로 다시 복조시키는 제2집적회로 칩 내의 복조기로 상기 변조기에 의한 단일 I/O 라인을 통해 통신하기 위해 구성되는 것을 특징으로 하는 장치.
  28. 칩 대 칩 통신(chip-to-chip communications)을 수행하기 위한 장치에 있어서,
    송신 칩과 수신 칩 사이에서 통신하기 위해 전류의 절대값(absolute values) 대신에, 차동 전류 흐름(differential current flow)에 기초한 변조 회로(modulation circuit) 및 복조 회로(demodulation circuit)를 포함하고;
    상기 변조 회로는 복수의 데이터 비트(data bits)의 각각 및 하나 이상의 트랙 펄스(track pulses)를 위해 아날로그 대 디지탈 변환기(analog-to-digital converter)와 직교 진폭 변조(QAM)를 수행하는 전류 모드 믹서(current mode mixer)를 구비하고, 상기 각 데이터 비트는 차동 전류가 각 변조기 회로(modulator circuit) 내의 다른 전류 모드 믹서들에서 다중 주파수의 각각에 주파수 캐리어(frequency carrier)를 적용하는 것에 응답하여 변조되는 다중 주파수 변조(multi-frequency modulation) 동안 디지탈 신호로부터 아날로그 차동 전류로 변환되고 상기 전류 모드 믹서에서 다른 데이타 비트들에 대한 아날로그 차동 전류 출력과 혼합되며;
    상기 복조 회로는 복수의 데이터 비트(data bits)의 각각 및 상기 변조 회로로부터 수신되는 하나 이상의 트랙 펄스(track pulses)를 위해 직교 진폭 변조(QAM)를 수행하는 전류 모드 믹서(current mode mixer)와 아날로그 대 디지탈 변환기(analog-to-digital converter)를 구비하고, 이에 의해 상기 다중 주파수로부터의 주파수 캐리어가 상기 복조기(demodulator) 내의 각 전류 모드 믹서에 적용되어서 상기 아날로그 대 디지탈 변환기를 통한 디지탈 신호로 다시 변환하기 전에 상기 아날로그 차동 캐리어를 복조시키며; 그리고
    제1집적회로 칩 내의 주어진 수의 병렬 디지탈 데이터 비트(a given number of parallel digital data bits)는 직렬 전류 모드 아날로그 신호로 변환되고, 아날로그 정보를 병렬 디지탈 데이터 비트 내로 다시 복조시키는 제2집적회로 칩 내의 복조기로 상기 변조기에 의한 단일 I/O 라인을 통해 통신하기 위해 구성되는 것을 특징으로 하는 장치.
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