KR100780669B1 - 디지털 주파수 상향 변환 장치 및 방법 - Google Patents

디지털 주파수 상향 변환 장치 및 방법 Download PDF

Info

Publication number
KR100780669B1
KR100780669B1 KR1020060029196A KR20060029196A KR100780669B1 KR 100780669 B1 KR100780669 B1 KR 100780669B1 KR 1020060029196 A KR1020060029196 A KR 1020060029196A KR 20060029196 A KR20060029196 A KR 20060029196A KR 100780669 B1 KR100780669 B1 KR 100780669B1
Authority
KR
South Korea
Prior art keywords
frequency
digital signal
center frequency
digital
center
Prior art date
Application number
KR1020060029196A
Other languages
English (en)
Other versions
KR20070098044A (ko
Inventor
정요안
Original Assignee
포스데이타 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포스데이타 주식회사 filed Critical 포스데이타 주식회사
Priority to KR1020060029196A priority Critical patent/KR100780669B1/ko
Priority to PCT/KR2007/001566 priority patent/WO2007114599A1/en
Priority to US12/294,239 priority patent/US20090058475A1/en
Publication of KR20070098044A publication Critical patent/KR20070098044A/ko
Application granted granted Critical
Publication of KR100780669B1 publication Critical patent/KR100780669B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/16—Multiple-frequency-changing
    • H03D7/161—Multiple-frequency-changing all the frequency changers being connected in cascade
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
    • H04L27/12—Modulator circuits; Transmitter circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Superheterodyne Receivers (AREA)

Abstract

본 발명은 통신 시스템에 있어서 적어도 2개의 경로로 각각 입력되는 디지털 IF 신호를 주파수 상향 변환하여 적어도 2개의 주파수가 할당된 IF 신호를 출력하는 디지털 주파수 상향 변환 장치 및 방법에 관한 것이다.
본 발명은 직병렬변환기, 주파수 하향 변환기, 주파수 상향 변환기, 신호 덧셈기, 디지털/아날로그 변환기 및 대역통과필터 등으로 구성되어, 적어도 2개의 경로로 각각 입력되는 디지털 IF 신호에 대하여 먼저 주파수 하향 변환을 수행하고 이를 다시 비교적 낮은 주파수로 주파수 상향 변환을 수행하는 것을 특징으로 한다.

Description

디지털 주파수 상향 변환 장치 및 방법 {Digital frequency up converting apparatus and method}
도 1은 종래기술에 따른 아날로그 IF 상향 변환 장치의 구조도이다.
도 2는 본 발명의 일 실시예에 따른 디지털 주파수 상향 변환 장치의 구조도이다.
도 3a 내지 3c는 각 주파수별로 디지털 상향 변환이 수행되는 과정을 설명하는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 디지털 주파수 상향 변환 장치의 구조도이다.
도 5a 및 도 5b는 도 4의 디지털 주파수 상향 변환 장치를 MATLAB 시스템 제너레이터(System Generator)를 이용하여 구현한 예를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 디지털 주파수 상향 변환 방법의 흐름도이다.
도 7a 및 도 7b는 도 6의 디지털 주파수 상향 변환 방법의 상세 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
211, 212, 213: 직병렬변환기
221, 222, 223: 주파수 하향 변환기
231, 232, 233: 주파수 상향 변환기
240: 신호 덧셈기
250: 디지털/아날로그 변환기
260: 대역통과필터
411, 412, 413: 직병렬변환기
420: FPGA
450: 디지털/아날로그 변환기
460: 대역통과필터
본 발명은 디지털 주파수 상향 변환 장치 및 방법에 관한 것으로, 보다 상세하게는 통신 시스템에 있어서 적어도 2개의 경로로 각각 입력되는 디지털 IF 신호를 주파수 상향 변환(Up Converting)하여 적어도 2개의 주파수가 할당된 IF 신호를 출력하는 디지털 주파수 상향 변환 장치 및 방법에 관한 것이다.
도 1은 종래기술에 따른 아날로그 IF 상향 변환 장치의 구조도이다. 도 1의 아날로그 IF 상향 변환 장치는 3개의 상이한 경로로 입력되는 각각의 디지털 IF 신호를 아날로그 IF 신호로 변환한 후 주파수 상향 변환하여 결합(Summing)함으로써 3개의 주파수가 할당(Frequency Allocation; 이하 'FA'라 함)된 복합 아날로그 IF 신호를 출력하는 장치를 예시한 것이다.
도 1에 도시된 바와 같이, 아날로그 IF 상향 변환 장치는 직병렬변환기(SerDes; Serial and Deserializer), 디지털/아날로그 변환기(DAC; Digital to Analog Converter), 로컬 발진기(LO; Local Oscillator), 혼합기(Mixer), 대역통과필터(BPF; Band Pass Filter), 결합기(Coupler) 등으로 구성된다.
먼저 직병렬변환기(111, 112, 113)는 예컨대 채널 카드로부터 직렬로 전송되는 디지털 IF 신호를 병렬로 변환하여 디지털/아날로그 변환기로 전송하는 기능을 수행한다. 즉, 제1 직병렬변환기(111)는 제1 채널 카드로부터 직렬로 전송되는 제1 디지털 IF 신호를 병렬로 변환하여 제1 디지털/아날로그 변환기(121)로 전송하고, 제2 직병렬변환기(112)는 제2 채널 카드로부터 직렬로 전송되는 제2 디지털 IF 신호를 병렬로 변환하여 제2 디지털/아날로그 변환기(122)로 전송하며, 제3 직병렬변환기(113)는 제3 채널 카드로부터 직렬로 전송되는 제3 디지털 IF 신호를 병렬로 변환하여 제3 디지털/아날로그 변환기(123)로 전송한다.
상기 제1, 제2 및 제3 디지털 IF 신호는 각각 하나의 주파수가 할당(1 Frequency Allocation; 이하 '1FA'라 함)되어 있는 n비트(n은 자연수) 디지털 신호이며, 이하에서는 설명의 편의를 위하여 중심주파수(fO)를 15MHz로 가정하여 설명한다.
디지털/아날로그 변환기(121, 122, 123)는 직병렬변환기로부터 전송되는 n비트 디지털 IF 신호를 fO=15MHz의 아날로그 IF 신호로 변환하는 기능을 수행한다. 즉, 제1, 제2 및 제3 디지털/아날로그 변환기는 각각 제1, 제2 및 제3 직병렬변환 기로부터 전송되는 제1, 제2 및 제3 디지털 IF 신호를 fO=15MHz의 제1, 제2 및 제3 아날로그 IF 신호로 변환하여 제1, 제2 및 제3 혼합기로 전송한다.
한편, 로컬 발진기(131, 132, 133)는 주파수 상향 변환을 위한 로컬주파수를 생성하여 혼합기로 전송하는 기능을 수행한다. 즉, 제1 로컬 발진기(131)는 제1 로컬주파수(fL1)를 생성하여 제1 혼합기(141)로 전송하고, 제2 로컬 발진기(132)는 제2 로컬주파수(fL2)를 생성하여 제2 혼합기(142)로 전송하며, 제3 로컬 발진기(133)는 제3 로컬주파수(fL3)를 생성하여 제3 혼합기(143)로 전송한다. 상기 제1, 제2 및 제3 로컬주파수는 제1, 제2 및 제3 아날로그 IF 신호에 대한 각각의 주파수 상향 크기 또는 범위에 해당하는 주파수이며, 최종적으로 3개의 주파수가 할당(3 Frequency Allocation; 이하 '3FA'라 함)된 복합 아날로그 IF 신호를 생성하기 위하여 상기 제1, 제2 및 제3 로컬주파수는 상이한 값으로 설정된다. 마찬가지로, 설명의 편의를 위하여 이하에서는 fL1=101MHz, fL2=110MHz, fL3=119MHz로 가정한다. 또한, 상기 로컬 발진기는 주변 환경(주변 회로, 주변 장치, 온도, 날씨 등)에 영향을 받지 않고 안정된 주파수를 제공하기 위하여 위상고정루프(PLL; Phase Locked Loop)를 포함하여 구현된다.
혼합기(141, 142, 143)는 디지털/아날로그 변환기로부터 입력되는 fO=15MHz의 아날로그 IF 신호와 로컬 발진기로부터 입력되는 로컬주파수(fL)를 혼합하는 기능을 수행한다. 즉, 제1, 제2 및 제3 혼합기는 제1, 제2 및 제3 디지털/아날로그 변환기로부터 입력되는 제1, 제2 및 제3 아날로그 IF 신호와 제1, 제2 및 제3 로컬 발진기로부터 입력되는 제1, 제2 및 제3 로컬주파수를 각각 혼합하여, 그 합(fO+fL)에 해당하는 주파수로 상향 변환된 제1 아날로그 IF 신호(fO1=fO+fL1), 제2 아날로그 IF 신호(fO2=fO+fL2) 및 제3 아날로그 IF 신호(fO3=fO+fL3)를 출력한다.
혼합기에서 출력된 아날로그 IF 신호는 그 고조파(Harmonic) 성분을 제거하기 위하여 차단 특성이 뛰어난 대역통과필터(151, 152, 153)를 통과한다. 전술한 가정에 의할 경우, 예컨대 제1 대역통과필터(151)는 fO1=116MHz, BW(Band Width)=10MHz로, 제2 대역통과필터(152)는 fO2=125MHz, BW=10MHz로, 제3 대역통과필터(153)는 fO3=134MHz, BW=10MHz로 구현될 수 있다.
제1, 제2 및 제3 대역통과필터를 통과한 제1, 제2 및 제3 아날로그 IF 신호는 결합기(160)에서 결합(Analog Summing)되며, 최종단에서 예컨대 fOA=125MHz, BW=30MHz의 3FA 대역통과필터(170)를 통과하여 주파수 상향 변환된 3FA 복합 아날로그 IF 신호가 출력된다.
그러나, 종래기술에 따른 아날로그 IF 상향 변환 장치 및 방법은 FA별로 상향 변환 경로와 로컬 발진기(위상고정루프)의 수가 증가하기 때문에, 장치가 복잡해지고 디버깅(Debugging)에 많은 시간이 소요되는 문제점이 있었다. 그리고, 변조에 의한 고조파 성분이 다른 주파수에 영향을 줄 수 있으며, 차단 특성이 뛰어난 대역통과필터를 사용할 경우 그에 따른 그룹 지연(Group Delay) 및 위상(Phase) 특 성이 악화되는 문제점이 있었다. 또한, FA별 제어시(예컨대, 1FA, 2FA, 3FA로 변경시) 위상고정루프(PLL)의 로컬 출력이 나올 수 있어 제어가 어려운 문제점이 있었다.
한편, 반도체 분야의 급속한 발전에 힘입어, 최근 100Msps에 가까운 샘플링 속도를 갖는 아날로그/디지털 변환기(ADC; Analog to Digital Converter)와 디지털/아날로그 변환기(ADC; Digital to Analog Converter)가 개발되었으며, 이에 의해 IF 대역과 기저대역(Baseband) 신호들 사이에 직접 디지털 변환이 가능하게 되었다. 또한, 범용 DSP(Digital Signal Processor) 및 FPGA(Field Programmable Gate Array)와 같은 디지털 신호 처리 소자들의 성능이 고도화되면서 소프트웨어로 재구성이 가능한 기저대역 모뎀과 향상된 신호 처리 모듈의 구현이 가능하게 되었다.
그러나, 이와 같은 디지털 신호 처리 기술의 발달에도 불구하고, 전술한 종래기술에 따른 아날로그 IF 상향 변환 장치를 디지털 IF 변환 장치로 직접 구현할 경우, 100MHz에 근접하는 높은 주파수를 갖는 디지털 IF를 실현하기 위하여는 높은 주파수의 시스템 클럭(System Clock)을 사용해야 하고, 이에 의해 장치의 구성 및 설계가 복잡하고 구현이 어려운 문제점이 여전히 존재한다.
본 발명은 전술한 바와 같은 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 본 발명의 목적은 적어도 2개의 경로로 각각 입력되는 디지털 IF 신호를 비교적 낮은 주파수의 디지털 신호로 주파수 상향 변환(Up Converting)하고 이를 결합하여 적어도 2개의 주파수가 할당된 복합 IF 신호를 출력하는 디지털 주파수 상향 변환 장치 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 적어도 2개의 경로로 각각 입력되는 디지털 IF 신호를 기저대역으로 주파수 하향 변환하고 이를 다시 소정의 주파수로 상향 변환한 후 결합함으로써 적어도 2개의 주파수가 할당된 복합 IF 신호를 출력하는 디지털 주파수 상향 변환 장치 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 구성 및 설계가 간단하며 디버깅이 용이한 디지털 주파수 상향 변환 장치 및 방법을 제공하는 것이다.
상기 목적을 위하여, 본 발명의 일 형태에 따른 디지털 주파수 상향 변환 장치는, 중심주파수 fO1의 제1 디지털 신호를 입력받아 상기 중심주파수 fO1보다 낮은 중심주파수 fOD1의 제1 디지털 신호로 변환하여 출력하는 제1 주파수 하향 변환기; 중심주파수 fO2의 제2 디지털 신호를 입력받아 상기 중심주파수 fO2보다 낮은 중심주파수 fOD2의 제2 디지털 신호로 변환하여 출력하는 제2 주파수 하향 변환기; 상기 중심주파수 fOD1의 제1 디지털 신호를 입력받아 상기 중심주파수 fO1보다 높은 중심주파수 fOU1의 제1 디지털 신호로 변환하여 출력하는 제1 주파수 상향 변환기; 상기 중심주파수 fOD2의 제2 디지털 신호를 입력받아 상기 중심주파수 fO2보다 높은 중심주파수 fOU2의 제2 디지털 신호로 변환하여 출력하는 제2 주파수 상향 변환기; 및 상기 중심주파수 fOU1의 제1 디지털 신호와 상기 중심주파수 fOU2의 제2 디지털 신호를 합(Digital Summing)하여 중심주파수 fOU1, fOU2의 복합 디지털 신호를 출력하는 신호 덧셈기를 포함하는 것을 특징으로 한다.
상기 디지털 주파수 상향 변환 장치는, 상기 중심주파수 fOU1, fOU2의 복합 디지털 신호를 상기 중심주파수 fOU1 및 fOU2의 평균 보다 높은 중심주파수 fOA1, fOA2의 복합 아날로그 신호로 변환하여 출력하는 디지털/아날로그 변환기와 이를 필터링하는 대역통과필터를 더 포함하는 것이 바람직하다.
그리고, 본 발명의 다른 형태에 따른 디지털 주파수 상향 변환 장치는, 제1 중심주파수를 갖는 적어도 2개의 디지털 신호들을 직렬로 입력받아 병렬로 변환하여 출력하는 직병렬변환기; 상기 직병렬변환기에서 출력되는 적어도 2개의 디지털 신호들을 입력받아 상기 제1 중심주파수보다 낮은 제2 중심주파수를 갖는 적어도 2개의 디지털 신호들로 각각 변환하고, 상기 제2 중심주파수를 갖는 적어도 2개의 디지털 신호들을 상기 제1 중심주파수보다 높으면서 서로 다른 중심주파수를 갖는 적어도 2개의 디지털 신호들로 각각 변환한 후, 결합하여 적어도 2개의 중심주파수를 갖는 복합 디지털 신호를 출력하는 FPGA(Field Programmable Gate Array); 상기 FPGA에서 출력되는 상기 적어도 2개의 중심주파수를 갖는 복합 디지털 신호를, 상기 복합 디지털 신호의 중심주파수들보다 높은 적어도 2개의 중심주파수를 갖는 복합 아날로그 신호로 변환하여 출력하는 디지털/아날로그 변환기; 및 상기 복합 아날로그 신호를 필터링하는 대역통과필터를 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 디지털 주파수 상향 변환 방법은, a) 중심주파수 fO1의 제1 디지털 신호를 상기 중심주파수 fO1보다 낮은 중심주파수 fOD1의 제1 디지털 신호로 변환하고, 중심주파수 fO2의 제2 디지털 신호를 상기 중심주파수 fO2보다 낮은 중심주파수 fOD2의 제2 디지털 신호로 변환하는 단계; b) 상기 중심주파수 fOD1의 제1 디지털 신호를 상기 중심주파수 fO1보다 높은 중심주파수 fOU1의 제1 디지털 신호로 변환하고, 상기 중심주파수 fOD2의 제2 디지털 신호를 상기 중심주파수 fO2보다 높은 중심주파수 fOU2의 제2 디지털 신호로 변환하는 단계; 및 c) 상기 중심주파수 fOU1의 제1 디지털 신호와 상기 중심주파수 fOU2의 제2 디지털 신호를 합(Digital Summing)하여 중심주파수 fOU1, fOU2의 복합 디지털 신호를 생성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 바람직하게는, 상기 단계 c) 이후에, d) 상기 중심주파수 fOU1, fOU2의 복합 디지털 신호를 상기 중심주파수 fOU1 및 fOU2의 평균 보다 높은 중심주파수 fOA1, fOA2의 복합 아날로그 신호로 변환하는 단계; 및 e) 상기 fOA1, fOA2의 복합 아날로그 신호를 필터링하는 단계를 더 포함한다.
이하에서는 첨부 도면 및 바람직한 실시예를 참조하여 본 발명에 따른 디지털 주파수 상향 변환 장치 및 방법을 상세히 설명한다. 참고로, 하기 설명에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략하였다.
도 2는 본 발명의 일 실시예에 따른 디지털 주파수 상향 변환 장치의 구조도이다. 본 발명은 적어도 2개의 주파수가 할당된 신호를 출력하는 디지털 주파수 상향 변환 장치에 적용될 수 있으며, 본 실시예는 3개의 주파수가 할당된 신호를 출력하는 디지털 주파수 상향 변환 장치에 적용한 것이다.
도 2에 도시된 바와 같이, 본 발명에 따른 디지털 주파수 상향 변환 장치는 직병렬변환기(211, 212, 213), 주파수 하향 변환기(221, 222, 223), 주파수 상향 변환기(231, 232, 233), 신호 덧셈기(240), 디지털/아날로그 변환기(250) 및 대역통과필터(260) 등을 포함한다.
직병렬변환기(SerDes; Serial and Deserializer)(211, 212, 213)는 직렬로 전송되는 디지털 IF 신호를 병렬로 변환하여 주파수 하향 변환기로 전송하는 기능을 수행한다. 즉, 제1 직병렬변환기(211)는 직렬로 전송되는 중심주파수 fO1의 제1 디지털 신호를 병렬로 변환하여 제1 주파수 하향 변환기로 전송하고, 제2 직병렬변환기(212)는 직렬로 전송되는 중심주파수 fO2의 제2 디지털 신호를 병렬로 변환하여 제2 주파수 하향 변환기로 전송하며, 제3 직병렬변환기(213)는 직렬로 전송되는 중심주파수 fO3의 제3 디지털 신호를 병렬로 변환하여 제3 주파수 하향 변환기로 전송한다. 상기 제1, 제2 및 제3 디지털 신호는 예컨대 제1, 제2 및 제3 채널 카드로부터 출력될 수 있으며, 중심주파수 fO1, fO2 및 fO3를 갖는 n비트(n은 자연수) 디지 털 신호이다. 상기 중심주파수 fO1, fO2 및 fO3는 반드시 동일한 값으로 설정될 필요는 없지만 일반적으로는 동일한 값으로 설정되어 사용되며, 설명의 편의를 위하여 본 실시예에서는 중심주파수 fO1= fO2=fO3=15MHz(제1 중심주파수; fO)로 설정하였다.
주파수 하향 변환기(221, 222, 223))는 직병렬변환기로부터 입력된 디지털 신호를 주파수 하향 변환하는 기능을 수행한다(도 3a 참조). 즉, 제1 주파수 하향 변환기(221)는 중심주파수 fO1의 제1 디지털 신호를 입력받아 상기 중심주파수 fO1보다 낮은 중심주파수 fOD1의 제1 디지털 신호로 변환하여 출력하고, 제2 주파수 하향 변환기(222)는 중심주파수 fO2의 제2 디지털 신호를 입력받아 상기 중심주파수 fO2보다 낮은 중심주파수 fOD2의 제2 디지털 신호로 변환하여 출력하며, 제3 주파수 하향 변환기(223)는 중심주파수 fO3의 제3 디지털 신호를 입력받아 상기 중심주파수 fO3보다 낮은 중심주파수 fOD3의 제3 디지털 신호로 변환하여 출력한다.
이를 위하여, 각각의 주파수 하향 변환기는 주파수 하향용 NCO(Numerically Controlled Oscillator), 주파수 하향용 곱셈기(Multiplier), 및 FIR(Finite Impulse Response) 필터를 포함한다. 구체적으로는, 제1 주파수 하향용 NCO는 로컬주파수 fLD1의 로컬 디지털 신호를 생성하여 제1 주파수 하향용 곱셈기로 전송하며, 제1 주파수 하향용 곱셈기는 상기 로컬주파수 fLD1의 로컬 디지털 신호와 중심주파수 fO1의 제1 디지털 신호를 곱하여 중심주파수 fOD1=fO1-fLD1의 제1 디지털 신호 를 생성한다. 그리고, 이와 같이 생성된 중심주파수 fOD1의 제1 디지털 신호는 제1 FIR 필터를 통과함으로써 고조파(Harmonic) 성분이 제거되고 출력 특성이 맞추어진다. 마찬가지로, 제2 및 제3 주파수 하향용 NCO는 각각 로컬주파수 fLD2 및 fLD3의 로컬 디지털 신호를 생성하여 제1 및 제2 주파수 하향용 곱셈기로 전송하며, 제1 및 제2 주파수 하향용 곱셈기는 각각 중심주파수 fOD2=fO2-fLD2 및 fOD3=fO3-fLD3의 제2 및 제3 디지털 신호를 생성하고, 이들은 각각 제2 및 제3 FIR 필터를 통과한다. 여기서, fO1=fLD1, fO2=fLD2, fO3=fLD3인 경우 fOD1, fOD2, fOD3는 0Hz가 되고, 제1, 제2 및 제3 디지털 신호는 기저대역으로 주파수 하향 변환된다. 설명의 편의를 위하여 본 실시예에서는 fLD1=fLD2=fLD3=15MHz로 설정하였으며, 따라서 fOD1=fOD2=fOD3=0Hz(제2 중심주파수; fOD)이고, 제1, 제2 및 제3 디지털 신호는 기저대역으로 주파수 하향 변환된다.
주파수 상향 변환기(231, 232, 233)는 주파수 하향 변환기로부터 입력되는 디지털 신호를 주파수 상향 변환하는 기능을 수행한다(도 3b 참조). 즉, 제1 주파수 상향 변환기(231)는 중심주파수 fOD1의 제1 디지털 신호를 입력받아 상기 중심주파수 fO1보다 높은 중심주파수 fOU1의 제1 디지털 신호로 변환하여 출력하고, 제2 주파수 상향 변환기(232)는 중심주파수 fOD2의 제2 디지털 신호를 입력받아 상기 중심주파수 fO2보다 높은 중심주파수 fOU2의 제2 디지털 신호로 변환하여 출력하며, 제3 주파수 상향 변환기(233)는 중심주파수 fOD3의 제3 디지털 신호를 입력받아 상기 중심주파수 fO3보다 높은 중심주파수 fOU3의 제3 디지털 신호로 변환하여 출력한다.
이를 위하여, 각각의 주파수 상향 변환기는 주파수 상향용 NCO 및 주파수 상향용 곱셈기를 포함한다. 구체적으로는, 제1 주파수 상향용 NCO는 로컬주파수 fLU1의 로컬 디지털 신호를 생성하여 제1 주파수 상향용 곱셈기로 전송하며, 제1 주파수 상향용 곱셈기는 상기 로컬주파수 fLU1의 로컬 디지털 신호와 중심주파수 fOD1의 제1 디지털 신호를 곱하여 중심주파수 fOU1=fOD1+fLU1의 제1 디지털 신호를 생성한다. 마찬가지로, 제2 및 제3 주파수 상향용 NCO는 각각 로컬주파수 fLU2 및 fLU3의 로컬 디지털 신호를 생성하여 제2 및 제3 주파수 상향용 곱셈기로 전송하며, 제2 및 제3 주파수 상향용 곱셈기는 각각 중심주파수 fOU2=fOD2+fLU2 및 fOU3=fOD3+fLU3의 제2 및 제3 디지털 신호를 생성한다. 상기 로컬주파수 fLU1, fLU2, fLU3는 최종적으로 3개의 주파수가 할당된 신호를 생성하기 위하여 상이한 값으로 설정되며, 바람직하게는 fLU1, fLU2, fLU3이 등차수열을 이루도록 설정된다. 본 실시예에서는 fLU1=16MHz, fLU2=25MHz, fLU3=34MHz로 설정하였으며, fOD1=fOD2=fOD3=0Hz이므로, fOU1=16MHz, fOU2=25MHz, fOU3=34MHz가 된다.
한편, 디지털 신호가 복소 신호인 경우 I(In-phase)성분과 Q(Quadrature- phase)성분은 각각 분리되어 처리되며, 필요한 연산이 수행된 후에 I/Q 덧셈기에 의해 합(Digital summing)하여 진다. 도 2에서는 주파수 하향 변환기와 주파수 상향 변환기가 디지털 신호의 I성분과 Q성분을 분리하여 처리하는 구조를 각각의 상이한 경로로 표현하였으며, 복잡한 용어 사용을 피하기 위하여 디지털 신호의 I성분과 Q성분을 각각 처리하는 곱셈기와 FIR 필터는 용어를 구분하여 표시하지 않았다.
신호 덧셈기(240)는 제1, 제2 및 제3 주파수 상향 변환기에서 각각 출력되는 중심주파수 fOU1의 제1 디지털 신호, 중심주파수 fOU2의 제2 디지털 신호, 및 중심주파수 fOU3의 제3 디지털 신호를 합(Digital summing)하여 중심주파수 fOU1, fOU2, fOU3의 3FA(3개의 주파수가 할당) 복합 디지털 신호를 생성한다(도 3c 참조).
상기 중심주파수 fOU1, fOU2, fOU3의 3FA 복합 디지털 신호는 디지털/아날로그 변환기(250)로 전송되며, 디지털/아날로그 변환기는 이를 중심주파수 fOA1, fOA2, fOA3의 3FA 복합 아날로그 신호로 변환한다. 구체적으로는, 디지털/아날로그 변환시 사용되는 샘플링 클럭을 조정하여 원하는 주파수 대역의 아날로그 신호로 변환하게 되며, 이를 통하여 2차적인 주파수 상향 변환(fOA>fOU)을 수행할 수 있다. 예컨대, fS=400MHz의 샘플링 클럭을 사용하고 100MHz의 주파수 상향이 필요한 경우, 샘플링 클럭을 4분주(fS/4 Modulation)하여 100MHz의 반송파(Carrier)를 생성함으로써, 100MHz+16MHz, 100MHz+25MHz, 100MHz+34MHz의 3FA 복합 아날로그 신호(fOA1=116MHz, fOA2=125MHz, fOA1=134MHz)를 발생시킬 수 있다.
상기 중심주파수 fOA1, fOA2, fOA3의 3FA 복합 아날로그 신호는 대역통과필터(예, SAW 필터)(260)로 전송되고, 대역통과필터는 예컨대 fOA=125MHz, BW=30MHz로 신호를 필터링함으로써, 반송파는 제거되고 원하는 116MHz(FA1), 125MHz(FA2), 134MHz(FA3)의 3FA 아날로그 신호를 얻을 수 있다.
도 4는 본 발명의 다른 실시예에 따른 디지털 주파수 상향 변환 장치의 구조도이다. 본 실시예에 따른 디지털 주파수 상향 변환 장치는 도 2를 참조하여 전술한 디지털 주파수 상향 변환 장치에서 주파수 하향 변환기, 주파수 상향 변환기 및 신호 덧셈기를 하나의 FPGA로 구현한 것이다.
도 4에 도시된 바와 같이, 본 발명에 따른 디지털 주파수 상향 변환 장치는 직병렬변환기(411, 412, 413), FPGA(420), 디지털/아날로그 변환기(450) 및 대역통과필터(460) 등을 포함한다. 직병렬변환기, 디지털/아날로그 변환기 및 대역통과필터는 도 2를 참조하여 전술한 내용을 참조할 수 있으며, 이하에서는 FPGA(420)에 대하여 상세 설명한다.
FPGA(Field Programmable Gate Array)는 사용자의 요구에 맞게 프로그램밍하여 사용할 수 있는 특성을 갖는 집적회로(Integrated Circuit)이며, 본 발명에서는 주파수 하향 변환 모듈, 주파수 상향 변환 모듈 및 신호 덧셈 모듈을 포함하도록 구성된다.
주파수 하향 변환 모듈(421, 422, 423)은 도 2의 주파수 하향 변환기에 대응 되는 것으로, 직병렬변환기로부터 입력된 디지털 신호를 주파수 하향 변환하는 기능을 수행한다. 즉, 제1, 제2, 제3 주파수 하향 모듈(421, 422, 423)은 각각 중심주파수 fO1, fO2, fO3의 제1, 제2, 제3 디지털 신호를 입력받아 중심주파수 fOD1, fOD2, fOD3의 제1, 제2, 제3 디지털 신호로 주파수 하향 변환한다. 이를 위하여, 각각의 주파수 하향 변환 모듈은 주파수 하향용 NCO 기능, 주파수 하향용 곱셈 기능, 및 FIR 필터 기능을 포함하도록 구성된다.
주파수 상향 변환 모듈(431, 432, 433)은 도 2의 주파수 상향 변환기에 대응되는 것으로, 주파수 하향 모듈에서 전송된 디지털 신호를 주파수 상향 변환하는 기능을 수행한다. 즉, 제1, 제2, 제3 주파수 상향 모듈(431, 432, 433)은 각각 중심주파수 fOD1, fOD2, fOD3의 제1, 제2, 제3 디지털 신호를 입력받아 중심주파수 fOU1, fOU2, fOU3의 제1, 제2, 제3 디지털 신호로 주파수 상향 변환한다. 이를 위하여, 각각의 주파수 상향 변환 모듈은 주파수 상향용 NCO 기능, 주파수 상향용 곱셈 기능을 포함하도록 구성된다.
마지막으로, 신호 덧셈 모듈(440)은 도 2의 신호 덧셈기에 대응되는 것으로, 제1, 제2 및 제3 주파수 상향 변환 모듈에서 각각 전송되는 중심주파수 fOU1, fOU2, fOU3의 제1, 제2 및 제3 디지털 신호를 합(Digital Summing)하여 중심주파수 fOU1, fOU2, fOU3의 3FA 복합 디지털 신호를 생성하는 기능을 수행한다.
본 발명에 따른 FPGA는 VHDL 등을 이용하여 제작될 수 있으며, 바람직하게는 MATLAB의 시스템 제너레이터(System Generator)를 이용하여 제작된다. 도 5a 및 도 5b는 각각 MATLAB의 시스템 제너레이터를 이용하여 구현한 1FA 디지털 신호에 대한 주파수 하향 모듈과 주파수 상향 모듈을 도시하는데, 이하에서는 FA1인 제1 디지털 신호의 경우(fO1=15MHz, fLD1=15MHz, fLU1=16MHz, fOU1=16MHz)를 예로 하여 신호 처리 과정을 간단히 설명한다.
먼저 도 5a의 (1)은 중심주파수 15MHz, 데이터 레이트(Data Rate) 60Mbps로 입력된 디지털 신호를 배정도 부동소수점(Double precision floating point) 형태에서 단정도 부동소수점(Single precision floating point) 형태로 변환한 후, 이를 I성분과 Q성분으로 분리하여 각각 15MHz의 로컬 신호를 곱함으로써, 주파수 하향 변환된 기저대역의 디지털 신호를 생성하는 기능을 수행한다.
도 5a의 (2)는 이와 같이 생성된 기저대역의 디지털 신호에 대하여 고조파 성분을 제거하고 출력 IMD(Intermodulation and Distortion) 성능을 만족하기 위하여 필터링하는 기능을 수행한다. 그리고, 도 5a의 (3)은 데이터 레이트 60Mbps의 기저대역 디지털 신호를 3배로 다운 샘플링(Down Sampling)하여 20Mbps로 만들고, 이를 다시 단정도 부동소수점 형태에서 배정도 부동소수점 형태로 변환한 후 I성분과 Q성분을 합하는 기능을 수행한다.
한편, 도 5b의 (1)은 20Mbps의 기저대역 디지털 신호를 I성분과 Q성분으로 분리하고, 각각 배정도 부동소수점 형태에서 단정도 부동소수점 형태로 변환한 후 필터링하며, 또한 이와는 별개로 주파수 상향을 위한 16MHz의 로컬 신호를 생성하 는 기능을 수행한다. 도 5b의 (2)는 20Mbps의 기저대역 디지털 신호와 16MHz의 로컬 신호를 곱하여 주파수 상향 변환된 16MHz의 디지털 신호를 생성하는 기능을 수행한다. 마지막으로, 도 5b의 (3)은 16MHz 디지털 신호의 I성분과 Q성분을 각각 단정도 부동소수점 형태에서 배정도 부동소수점 형태로 변환한 후 합하는 기능을 수행한다.
참고로, 상기 실시예에서 외부(예, 채널 카드)로부터 입력되는 디지털 신호의 중심주파수와 데이터 레이트는 인터페이스 규격에 따라 임의로 설정될 수 있는 값인데, 본 실시예의 경우 15MHz, 60Mbps의 디지털 신호를 처리하기 위하여 주파수 하향 변환기(주파수 하향 변환 모듈)에서는 240MHz의 샘플링 클럭을 사용한다. 그러나, 주파수 상향 변환기(주파수 상향 변환 모듈)에서 240MHz의 샘플링 클럭을 그대로 사용하면 데이터 레이트가 120Mbps가 되어 디지털/아날로그 변환기에서 I/Q 변조를 할 경우 최종 출력에서 120MHz의 반송파 성분이 발생된다. 120MHz의 반송파 성분은 3FA 주파수 범위(In-band)에 해당되어 중심주파수 125MHz, BW=30MHz의 대역통과필터로 제거하지 못한다. 이를 해결하기 위하여, 본 발명은 주파수 하향 변환기(주파수 하향 변환 모듈)와 주파수 상향 변환기(주파수 상향 변환 모듈)의 시스템 클럭을 변경하여 데이터 레이트를 바꾸는 방법을 사용한다. 구체적으로는, 전술한 바와 같이 주파수 하향 변환기(주파수 하향 변환 모듈)에서 60Mbps의 디지털 신호를 3배로 다운 샘플링하여 20Mbps의 디지털 신호로 변경하고, 주파수 상향 변환기(주파수 상향 변환 모듈)는 100Mbps를 5배로 다운 샘플링하여 20Mbps의 디지털 신호로 인터페이싱한다. 그러므로, 주파수 상향 변환기(주파수 상향 변환 모 듈)에서 출력 데이터 레이트를 100Mbps로 하면 디지털/아날로그 변환기의 최종 출력에서 3FA 주파수 범위를 벗어난(Out-band) 100MHz에서 반송파 성분이 발생되며, 이는 대역통과필터에 의해 제거된다.
이하에서는 본 발명에 따른 디지털 주파수 상향 변환 방법에 대하여 설명한다. 본 발명에 따른 디지털 주파수 상향 변환 방법에 대한 구체적 과정 또는 동작 원리는 전술한 디지털 주파수 상향 변환 장치의 설명을 참조할 수 있으므로 중복적인 상세 설명은 생략하고, 하기에서는 시계열적으로 발생하는 단계를 중심으로 간단히 설명한다.
그리고, 도 6은 본 발명의 일 실시예에 따른 디지털 주파수 상향 변환 방법의 흐름도를 도시한 것이고, 도 7a 및 도 7b는 도 6의 디지털 주파수 상향 변환 방법의 상세 흐름도인데, 이는 3개의 주파수가 할당된 신호를 출력하는 디지털 주파수 상향 변환 방법에 적용한 것으로 전술한 디지털 주파수 상향 장치에서 설정된 파라미터 값(fO1=fO2=fO3=15MHz, fLD1=fLD2=fLD3=15MHz, fOD1=fOD2=fOD3=0Hz, fLU1=fOU1=16MHz, fLU2=fOU2=25MHz, fLU3=fOU3=34MHz)을 이용하였다.
우선, 단계 S610에서, 제1, 제2, 제3 주파수 하향 변환기는 각각 중심주파수 fO1, fO2, fO3의 제1, 제2, 제3 디지털 신호를 중심주파수 fOD1, fOD2, fOD3의 제1, 제2, 제3 디지털 신호로 주파수 하향 변환한다. 구체적으로는 제1, 제2, 제3 주파수 하향용 NCO에서 각각 로컬주파수 fLD1, fLD2, fLD3의 제1, 제2, 제3 주파수 하향용 로컬 신호를 발생시키고(S611), 제1, 제2, 제3 주파수 하향용 곱셈기에서 중심주파수 fO1, fO2, fO3의 제1, 제2, 제3 디지털 신호와 로컬주파수 fLD1, fLD2, fLD3의 제1, 제2, 제3 주파수 하향용 로컬 신호를 곱하며(S612), 각각 곱해진 신호가 제1, 제2, 제3 FIR 필터에서 필터링됨으로써 중심주파수 fOD1, fOD2, fOD3의 제1, 제2, 제3 디지털 신호가 생성된다. 이 경우, fOD1=fOD2=fOD3=0Hz이면 제1, 제2, 제3 디지털 신호는 기저대역 신호가 된다.
그리고, 단계 S620에서, 제1, 제2, 제3 주파수 상향용 변환기는 중심주파수 fOD1, fOD2, fOD3의 제1, 제2, 제3 디지털 신호를 각각 중심주파수 fOU1, fOU2, fOU3의 제1, 제2, 제3 디지털 신호로 주파수 상향 변환한다. 구체적으로는, 제1, 제2, 제3 주파수 상향용 NCO에서 각각 로컬주파수 fLU1, fLU2, fLU3의 제1, 제2, 제3 주파수 상향용 로컬 신호를 발생시키고(S621), 제1, 제2, 제3 주파수 상향용 곱셈기에서 중심주파수 fOD1, fOD2, fOD3의 제1, 제2, 제3 디지털 신호와 로컬주파수 fLU1, fLU2, fLU3의 제1, 제2, 제3 주파수 상향용 로컬 신호를 각각 곱하여 중심주파수 fOU1, fOU2, fOU3의 제1, 제2, 제3 디지털 신호를 생성한다(S622),
단계 S630에서, 신호 덧셈기는 중심주파수 fOU1, fOU2, fOU3의 제1, 제2, 제3 디지털 신호를 결합(Digital Summing)하여 중심주파수 fOU1, fOU2, fOU3의 3FA 복합 디지털 신호를 생성하여 이를 디지털/아날로그 변환기로 전송한다.
단계 S640에서, 디지털/아날로그 변환기는 중심주파수 fOU1, fOU2, fOU3의 3FA 복합 디지털 신호를 중심주파수 fOA1, fOA2, fOA3의 3FA 복합 아날로그 신호로 변환하고, 이 때 2차적인 주파수 상향 변환을 수행한다.
마지막으로, 단계 S650에서, 대역통과필터는 중심주파수 fOA1, fOA2, fOA3의 3FA 복합 아날로그 신호를 필터링하여 반송파를 제거하고 원하는 3FA(116MHz, 125MHz, 134MHz) 아날로그 신호를 얻는다.
지금까지 본 발명을 바람직한 실시예를 참조하여 상세히 설명하였지만, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다.
그리고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 특정되는 것이며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 디지털 주파수 상향 변환 장치 및 방법은, 적어도 2개의 경로로 각각 입력되는 디지털 IF 신호를 주파수 상향 변환하여 결합할 때, 먼저 주파수 하향 변환을 수행한 후 비교적 낮은 주파수로 주파수 상향 변환을 수행하고 이를 결합함으로써, 시스템 클럭의 주파수를 낮추어 전력 소모를 줄이고 비용을 감소 시키는 효과를 가진다.
그리고, 본 발명에 따른 디지털 주파수 상향 변환 장치 및 방법은, 디지털 신호 처리 기술을 이용함으로써 종래의 아날로그 신호 처리 방식에서 발생하는 고조파 성분에 의한 신호 특성 저하를 방지할 수 있으며, 따라서 출력 신호의 질을 향상시킬 수 있는 효과를 가진다.
또한, 본 발명에 따른 디지털 주파수 상향 변환 장치는 재구성이 가능한 FPGA를 사용함으로써 구성 및 설계가 간단하며 디버깅이 용이한 효과를 가진다.

Claims (27)

  1. 디지털 주파수 상향 변환 장치로서,
    중심주파수 fO1의 제1 디지털 신호를 입력받아 상기 중심주파수 fO1보다 낮은 중심주파수 fOD1의 제1 디지털 신호로 변환하여 출력하는 제1 주파수 하향 변환기;
    중심주파수 fO2의 제2 디지털 신호를 입력받아 상기 중심주파수 fO2보다 낮은 중심주파수 fOD2의 제2 디지털 신호로 변환하여 출력하는 제2 주파수 하향 변환기;
    상기 중심주파수 fOD1의 제1 디지털 신호를 입력받아 상기 중심주파수 fO1보다 높은 중심주파수 fOU1의 제1 디지털 신호로 변환하여 출력하는 제1 주파수 상향 변환기;
    상기 중심주파수 fOD2의 제2 디지털 신호를 입력받아 상기 중심주파수 fO2보다 높은 중심주파수 fOU2의 제2 디지털 신호로 변환하여 출력하는 제2 주파수 상향 변환기; 및
    상기 중심주파수 fOU1의 제1 디지털 신호와 상기 중심주파수 fOU2의 제2 디지털 신호를 합(Digital Summing)하여 중심주파수 fOU1, fOU2의 복합 디지털 신호를 출력하는 신호 덧셈기를 포함하는 디지털 주파수 상향 변환 장치.
  2. 제1항에 있어서,
    상기 중심주파수 fOD1의 제1 디지털 신호 및 상기 중심주파수 fOD2의 제2 디지털 신호는 기저대역 신호인 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 중심주파수 fOU1, fOU2의 복합 디지털 신호를 상기 중심주파수 fOU1 및 fOU2의 평균 보다 높은 중심주파수 fOA1, fOA2의 복합 아날로그 신호로 변환하여 출력하는 디지털/아날로그 변환기를 더 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  4. 제3항에 있어서,
    상기 중심주파수 fOA1, fOA2의 복합 아날로그 신호를 필터링하는 대역통과필터를 더 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 중심주파수 fO1의 제1 디지털 신호를 직렬로 입력받아 병렬로 변환하여 상기 제1 주파수 하향 변환기로 출력하는 제1 직병렬변환기; 및
    상기 중심주파수 fO2의 제2 디지털 신호를 직렬로 입력받아 병렬로 변환하여 상기 제2 주파수 하향 변환기로 출력하는 제2 직병렬변환기를 더 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 주파수 하향 변환기는,
    로컬주파수 fLD1의 제1 주파수 하향용 로컬 신호를 발생시키는 제1 주파수 하향용 NCO(Numerically Controlled Oscillator);
    상기 중심주파수 fO1의 제1 디지털 신호와 상기 로컬주파수 fLD1의 제1 주파수 하향용 로컬 신호를 곱하는 제1 주파수 하향용 곱셈기; 및
    상기 제1 주파수 하향용 곱셈기에서 출력된 신호를 필터링하여 중심주파수 fOD1=fO1-fLD1의 제1 디지털 신호를 출력하는 제1 FIR(Finite Impulse Response) 필터를 포함하고,
    상기 제2 주파수 하향 변환기는,
    로컬주파수 fLD2의 제2 주파수 하향용 로컬 신호를 발생시키는 제2 주파수 하향용 NCO;
    상기 중심주파수 fO2의 제2 디지털 신호와 상기 로컬주파수 fLD2의 제2 주파수 하향용 로컬 신호를 곱하는 제2 주파수 하향용 곱셈기; 및
    상기 제2 주파수 하향용 곱셈기에서 출력된 신호를 필터링하여 중심주파수 fOD2=fO2-fLD2의 제2 디지털 신호를 출력하는 제2 FIR 필터를 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  7. 제6항에 있어서,
    상기 제1 주파수 상향 변환기는,
    로컬주파수 fLU1의 제1 주파수 상향용 로컬 신호를 발생시키는 제1 주파수 상향용 NCO; 및
    상기 중심주파수 fOD1의 제1 디지털 신호와 상기 로컬주파수 fLU1의 제1 주파수 상향용 로컬 신호를 곱하는 제1 주파수 상향용 곱셈기를 포함하고,
    상기 제2 주파수 상향 변환기는,
    로컬주파수 fLU2의 제2 주파수 상향용 로컬 신호를 발생시키는 제2 주파수 상향용 NCO; 및
    상기 중심주파수 fOD2의 제2 디지털 신호와 상기 로컬주파수 fLU2의 제2 주파수 상향용 로컬 신호를 곱하는 제2 주파수 상향용 곱셈기를 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  8. 제7항에 있어서,
    상기 제1 주파수 하향 변환기와 제1 주파수 상향 변환기는 상기 제1 디지털 신호의 I(In-phase)성분과 Q(Quadrature-phase)성분을 분리하여 변환하고,
    상기 제2 주파수 하향 변환기와 제2 주파수 상향 변환기는 상기 제2 디지털 신호의 I성분과 Q성분을 분리하여 변환하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  9. 제1항에 있어서,
    중심주파수 fO3의 제3 디지털 신호를 입력받아 상기 중심주파수 fO3보다 낮은 중심주파수 fOD3의 제3 디지털 신호를 출력하는 제3 주파수 하향 변환기; 및
    상기 중심주파수 fOD3의 제3 디지털 신호를 입력받아 상기 중심주파수 fO3보다 높은 중심주파수 fOU3의 제3 디지털 신호를 출력하는 제3 주파수 상향 변환기를 더 포함하고,
    상기 신호 덧셈기는 상기 중심주파수 fOU1의 제1 디지털 신호, 상기 중심주파수 fOU2의 제2 디지털 신호, 및 상기 중심주파수 fOU3의 제3 디지털 신호를 합(Digital Summing)하여 중심주파수 fOU1, fOU2, fOU3의 복합 디지털 신호를 출력하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  10. 제9항에 있어서,
    상기 중심주파수 fOD1의 제1 디지털 신호, 상기 중심주파수 fOD2의 제2 디지털 신호 및 상기 중심주파수 fOD3의 제3 디지털 신호는 기저대역 신호인 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  11. 제9항 또는 제10항에 있어서,
    상기 복합 디지털 신호의 중심주파수 fOU1, fOU2, fOU3는 등차수열을 이루는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  12. 제11항에 있어서,
    상기 중심주파수 fOU1은 16MHz, 상기 중심주파수 fOU2은 25MHz, 상기 중심주파수 fOU3은 34MHz인 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  13. 제12항에 있어서,
    상기 중심주파수 fOU1=16MHz, fOU2=25MHz, fOU3=34MHz인 복합 디지털 신호를 중심주파수 fOA1=116MHz, fOA2=125MHz, fOA3=134MHz의 복합 아날로그 신호로 변환하여 출력하는 디지털/아날로그 변환기를 더 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  14. 제13항에 있어서,
    상기 디지털/아날로그 변환기는 400MHz 샘플링 클럭의 4분주된 신호를 이용하여 디지털/아날로그 변환을 수행하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  15. 제13항에 있어서,
    상기 중심주파수 fO1의 제1 디지털 신호, 상기 중심주파수 fO2의 제2 디지털 신호 및 상기 중심주파수 fO3의 제3 디지털 신호의 데이터 레이트(Data Rate)는 60Mbps이고,
    상기 제1, 제2 및 제3 주파수 하향 변환기에서 출력되는 중심주파수 fOD1의 제1 디지털 신호, 중심주파수 fOD2의 제2 디지털 신호 및 중심주파수 fOD3의 제3 디지털 신호의 데이터 레이트는 20Mbps이며,
    상기 제1, 제2 및 제3 주파수 상향 변환기에서 출력되는 중심주파수 fOU1의 제1 디지털 신호, 중심주파수 fOU2의 제2 디지털 신호 및 중심주파수 fOU3의 제3 디지털 신호의 데이터 레이트는 100Mbps인 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  16. 제1 중심주파수(fO)를 갖는 적어도 2개의 디지털 신호들을 직렬로 입력받아 병렬로 변환하여 출력하는 직병렬변환기;
    상기 직병렬변환기에서 출력되는 적어도 2개의 디지털 신호들을 입력받아 상기 제1 중심주파수보다 낮은 제2 중심주파수(fOD)를 갖는 적어도 2개의 디지털 신호들로 각각 변환하고, 상기 제2 중심주파수를 갖는 적어도 2개의 디지털 신호들을 상기 제1 중심주파수보다 높으면서 서로 다른 중심주파수를 갖는 적어도 2개의 디지털 신호들로 각각 변환한 후 합(Digital Summing)하여 적어도 2개의 중심주파수를 갖는 복합 디지털 신호를 출력하는 FPGA(Field Programmable Gate Array);
    상기 FPGA에서 출력되는 상기 적어도 2개의 중심주파수를 갖는 복합 디지털 신호를, 상기 복합 디지털 신호의 중심주파수들보다 높은 적어도 2개의 중심주파수를 갖는 복합 아날로그 신호로 변환하여 출력하는 디지털/아날로그 변환기; 및
    상기 복합 아날로그 신호를 필터링하는 대역통과필터를 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  17. 제16항에 있어서, 상기 FPGA는,
    상기 제1 중심주파수를 갖는 적어도 2개의 디지털 신호들을 상기 제1 중심주파수보다 낮은 제2 중심주파수를 갖는 적어도 2개의 디지털 신호들로 각각 변환하는 주파수 하향 변환 모듈,
    상기 제2 중심주파수를 갖는 적어도 2개의 디지털 신호들을 상기 제1 중심주파수보다 높으면서 일정간격으로 분리된 서로 다른 중심주파수를 갖는 적어도 2개의 디지털 신호들로 각각 변환하는 주파수 상향 변환 모듈, 및
    상기 서로 다른 중심주파수를 갖는 적어도 2개의 디지털 신호들을 합(Digital Summing)하여 적어도 2개의 중심주파수를 갖는 복합 디지털 신호를 출력하는 신호 덧셈 모듈을 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  18. 제16항에 있어서,
    상기 제2 중심주파수를 갖는 적어도 2개의 디지털 신호들은 기저대역 신호인 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  19. 제16항 또는 제17항에 있어서,
    상기 복합 디지털 신호의 중심주파수들은 등차수열을 이루는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  20. 제16항 또는 제17항에 있어서,
    상기 FPGA는 상기 디지털 신호들을 각각 I성분과 Q성분을 분리하여 변환하는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  21. 제16항 또는 제17항에 있어서,
    상기 FPGA는 MATLAB의 시스템 제너레이터(System Generator)를 이용하여 제작되는 것을 특징으로 하는 디지털 주파수 상향 변환 장치.
  22. a) 중심주파수 fO1의 제1 디지털 신호를 상기 중심주파수 fO1보다 낮은 중심주파수 fOD1의 제1 디지털 신호로 변환하고, 중심주파수 fO2의 제2 디지털 신호를 상기 중심주파수 fO2보다 낮은 중심주파수 fOD2의 제2 디지털 신호로 변환하는 단계;
    b) 상기 중심주파수 fOD1의 제1 디지털 신호를 상기 중심주파수 fO1보다 높은 중심주파수 fOU1의 제1 디지털 신호로 변환하고, 상기 중심주파수 fOD2의 제2 디지털 신호를 상기 중심주파수 fO2보다 높은 중심주파수 fOU2의 제2 디지털 신호로 변환하는 단계; 및
    c) 상기 중심주파수 fOU1의 제1 디지털 신호와 상기 중심주파수 fOU2의 제2 디지털 신호를 합(Digital Summing)하여 중심주파수 fOU1, fOU2의 복합 디지털 신호를 생성하는 단계를 포함하는 디지털 주파수 상향 변환 방법.
  23. 제22항에 있어서,
    d) 상기 중심주파수 fOU1, fOU2의 복합 디지털 신호를 상기 중심주파수 fOU1 및 fOU2의 평균 보다 높은 중심주파수 fOA1, fOA2의 복합 아날로그 신호로 변환하는 단계를 더 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 방법.
  24. 제23항에 있어서,
    e) 상기 중심주파수 fOA1, fOA2의 복합 아날로그 신호를 필터링하는 단계를 더 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 방법.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서,
    상기 단계 a)는,
    a-1) 로컬주파수 fLD1의 제1 주파수 하향용 로컬 신호 및 로컬주파수 fLD2의 제2 주파수 하향용 로컬 신호를 발생시키는 과정;
    a-2) 상기 중심주파수 fO1의 제1 디지털 신호와 상기 로컬주파수 fLD1의 제1 주파수 하향용 로컬 신호를 곱하고, 상기 중심주파수 fO2의 제2 디지털 신호와 상기 로컬주파수 fLD2의 제2 주파수 하향용 로컬 신호를 곱하는 과정; 및
    a-3) 상기 곱해진 신호를 필터링하여 중심주파수 fOD1=fO1-fLD1의 제1 디지털 신호 및 중심주파수 fOD2=fO2-fLD2의 제2 디지털 신호를 출력하는 과정을 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 방법.
  26. 제25항에 있어서,
    상기 단계 b)는,
    b-1) 로컬주파수 fLU1의 제1 주파수 상향용 로컬 신호 및 로컬주파수 fLU2의 제2 주파수 상향용 로컬 신호를 발생시키는 과정; 및
    b-2) 상기 중심주파수 fOD1의 제1 디지털 신호와 상기 로컬주파수 fLU1의 제1 주파수 상향용 로컬 신호를 곱하고, 상기 중심주파수 fOD2의 제2 디지털 신호와 상기 로컬주파수 fLU2의 제2 주파수 상향용 로컬 신호를 곱하는 과정을 포함하는 것을 특징으로 하는 디지털 주파수 상향 변환 방법.
  27. 제22항 내지 제24항 중 어느 한 항에 있어서,
    상기 중심주파수 fOD1의 제1 디지털 신호 및 상기 중심주파수 fOD2의 제2 디지털 신호는 기저대역 신호인 것을 특징으로 하는 디지털 주파수 상향 변환 방법.
KR1020060029196A 2006-03-30 2006-03-30 디지털 주파수 상향 변환 장치 및 방법 KR100780669B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060029196A KR100780669B1 (ko) 2006-03-30 2006-03-30 디지털 주파수 상향 변환 장치 및 방법
PCT/KR2007/001566 WO2007114599A1 (en) 2006-03-30 2007-03-30 Apparatus and method for digital frequency up-conversion
US12/294,239 US20090058475A1 (en) 2006-03-30 2007-03-30 Apparatus and method for digital frequency up-conversion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060029196A KR100780669B1 (ko) 2006-03-30 2006-03-30 디지털 주파수 상향 변환 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20070098044A KR20070098044A (ko) 2007-10-05
KR100780669B1 true KR100780669B1 (ko) 2007-11-30

Family

ID=38563840

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060029196A KR100780669B1 (ko) 2006-03-30 2006-03-30 디지털 주파수 상향 변환 장치 및 방법

Country Status (3)

Country Link
US (1) US20090058475A1 (ko)
KR (1) KR100780669B1 (ko)
WO (1) WO2007114599A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2351360B1 (en) * 2008-10-31 2016-10-19 Synopsys, Inc. Programmable if output receiver, and applications thereof
US9673842B2 (en) * 2012-04-25 2017-06-06 Qualcomm Incorporated Combining multiple desired signals into a single baseband signal
CN104813590B (zh) * 2012-11-06 2018-01-05 加利福尼亚大学董事会 用于基于多频qam方案的芯片到芯片连接的可扩展串行/解串行i/o
CN105324941B (zh) * 2013-05-09 2017-08-08 加利福尼亚大学董事会 用于芯片到芯片连接的差动电流模式低延迟调制及解调
WO2014189651A1 (en) 2013-05-24 2014-11-27 The Regents Of The University Of California Phase synchronization of modulation or demodulation for qam-based multiband tsv-link
US9020011B1 (en) * 2013-05-24 2015-04-28 Pmc-Sierra Us, Inc. Enabling RX signal path synchronization and alignment signals in a highly integrated TX RFIC
US9641361B2 (en) * 2013-11-19 2017-05-02 Electronics And Telecommunications Research Institute Sub-sampling receiver
KR101621827B1 (ko) * 2015-03-18 2016-05-17 동국대학교 산학협력단 음원 방향 추정 시스템 및 방법
IL243056A (en) * 2015-12-13 2017-10-31 Elbit Systems Ltd Digital to analog converter applied to integrated circuit
CN112583423B (zh) * 2019-09-29 2023-08-04 深圳市中兴微电子技术有限公司 一种数字上变频处理装置及无线通信系统中频链路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11225103A (ja) 1997-10-17 1999-08-17 At & T Corp ベントパイプ衛星通信システムにおけるマルチパス・フェージングを低減する方法およびシステム
KR20030085900A (ko) * 2002-05-02 2003-11-07 조삼열 이중 변환을 이용한 무선 통신기기의 다채널 선형 증폭기
KR20050040637A (ko) * 2003-10-29 2005-05-03 한국전자통신연구원 지상파 디지털 텔레비젼 방송 시스템에서 동일채널중계기의 시간지연을 줄이기 위한 복조 장치 및 그 방법
KR20060056095A (ko) * 2004-11-19 2006-05-24 지씨티 세미컨덕터 인코포레이티드 집적화된 무선 수신 장치 및 그 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0122983D0 (en) * 2001-09-25 2001-11-14 Zarlink Semiconductor Ltd Rdio fequency tuner front end and tuner
US7343140B2 (en) * 2003-04-10 2008-03-11 Intel Corporation Tuner

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11225103A (ja) 1997-10-17 1999-08-17 At & T Corp ベントパイプ衛星通信システムにおけるマルチパス・フェージングを低減する方法およびシステム
KR20030085900A (ko) * 2002-05-02 2003-11-07 조삼열 이중 변환을 이용한 무선 통신기기의 다채널 선형 증폭기
KR20050040637A (ko) * 2003-10-29 2005-05-03 한국전자통신연구원 지상파 디지털 텔레비젼 방송 시스템에서 동일채널중계기의 시간지연을 줄이기 위한 복조 장치 및 그 방법
KR20060056095A (ko) * 2004-11-19 2006-05-24 지씨티 세미컨덕터 인코포레이티드 집적화된 무선 수신 장치 및 그 방법

Also Published As

Publication number Publication date
US20090058475A1 (en) 2009-03-05
KR20070098044A (ko) 2007-10-05
WO2007114599A1 (en) 2007-10-11

Similar Documents

Publication Publication Date Title
KR100780669B1 (ko) 디지털 주파수 상향 변환 장치 및 방법
EP2396890B1 (en) Multi-band aggregated spectrum receiver employing frequency source reuse
CA2681362C (en) Transceiver front end for software radio systems
US8606212B2 (en) Near field communications receiver
CN112640315B (zh) 用于波束成形的收发器元件
KR100780668B1 (ko) 디지털 주파수 하향 변환 장치 및 방법
US7903762B2 (en) Multi-band TV tuner and method thereof
CN107317588B (zh) 宽带接收器的设备和方法
US20170085281A1 (en) Reconfigurable transmitter and receiver, and methods for reconfiguring
US9026069B2 (en) Method and device for sending signals between a radio frequency circuit and a baseband circuit
JP6652130B2 (ja) 無線アクセスシステム及びその制御方法
US8559482B1 (en) Implementation of multi-channel intermediate frequency modem for radio communication with a programmable integrated circuit
Yoshida et al. A software defined radio receiver using the direct conversion principle: implementation and evaluation
Amulya et al. Design and implementation of a reconfigurable digital down converter for 4G systems using MATLAB and FPGA-a review
JP5354750B2 (ja) イメージ信号を除去するアンダーサンプリングを用いた受信機、プログラム及び方法
EP2980987B1 (en) Frequency down-conversion
WO2009066954A2 (en) Apparatus and method for up-converting frequency in wireless communication system
WO2009066945A2 (en) Apparatus and method for down-converting frequency in wireless communication system
KR100675328B1 (ko) 와이브로 기지국 시스템에서의 역방향 신호처리 장치
CN112886983B (zh) 通信收发机和终端设备
EP4199364A1 (en) Semiconductor devices, transceiver, base station and mobile device
KR101003255B1 (ko) 와이브로 기지국 시스템을 위한 주파수 하향 변환 장치 및 주파수 하향 변환 방법
CN116094465A (zh) 一种实现中频数字下变频的asic系统
Cuiping et al. Miniaturized single-channel concurrent dual-band mixing architecture with one frequency-divided local oscillator
Gentile Digital upconverter IC tames complex modulation

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee