KR19990062520A - 불휘발성 메모리 어레이의 챠지 이득과 챠지 손실 특성 검출 회로 - Google Patents

불휘발성 메모리 어레이의 챠지 이득과 챠지 손실 특성 검출 회로 Download PDF

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Abstract

개시되는 플래시 메모리 어레이 내의 셀들의 챠지 보유 특성을 검출하기 위한 테스트 회로는 종래와 다르게 어레이 내의 셀들의 챠지 이득과 챠지 손실을 모니터링한다. 이러한 방법으로 원하는 목표 드레솔드보다 낮은 전도 드레솔드를 갖는 셀들과, 원하는 목표 드레솔드보다 높은 전도 드레솔드를 갖는 셀들을 검출할 수 있다. 상기 회로는 레귤러 메모리 어레이와 상기 레귤러 어레이에 상보적인 형의 채널을 갖는 미러 어레이를 포함한다. 특정 셀의 설계와 제조에 있어서 보다 정확한 드레솔드 특성의 측정과 판별은 보다 빠르고 최적의 설계와 제조가 가능하도록 한다.

Description

불휘발성 메모리 어레이의 챠지 이득과 챠지 손실 특성 검출 회로(CIRCUIT FOR DETECTING BOTH CHARGE GAIN AND CHARGE LOSS PROPERTIES IN A NON-VOLATILE MEMORY ARRAY)
본 발명은 개량된 집적 회로와 반도체 구조의 설계와 테스트를 용이하게 하기 위한 제조 수단에 관한 것으로, 좀 더 구체적으로는 플래시 EPROM 메모리 셀들 또는 프로그램 가능한 로직 셀들의 어레이의 챠지 이득과 챠지 손실 특성을 검출하기 위한 회로에 관한 것이다.
반도체 장치(semiconductor devices)의 설계시 어떤 물리적 특성의 변화를 관찰하는 것은 특정한 물리적 구현이 다른 물리적 구현에 비해 우수한지의 여부를 결정하는 데에 종종 유리하게 작용한다. 계획된 설계의 특성을 측정하기 위한 테스트(test) 수단이 더욱 향상되고, 더욱 단순하고, 더욱 정확해지도록 실재 조사와 노력이 설계 및 공정 엔지니어들에게 부여된다.
장치의 동작과 특성을 모니터링(monitoring)하는 것에는 매우 다양한 방법들이 있고, 한 가지 공통된 방법으로 테스트 구조를 사용하는 것이 있는데, 이는 문제의 장치 설계 또는 제조(혹은 둘 다)에서 사용된다. 이러한 테스트 구조는 일반적으로 연구되는 장치와 같은 기판 상에 직접 구현되고, 관심있는 특성을 더욱 용이하게 측정하도록 배열된다.
이러한 것의 일 예로서, 플래시 메모리 셀(flash memory cell)의 드레솔드 전압(threshold voltage)이 있다. 상기 전압은 메모리 상태(셀에 데이터가 저장되어 있는가)를 결정하는데 가장 중요한 파라메터(parameter)로 다루어지고 있다. 상기 드레솔드 전압은 플래시 메모리 셀의 플로팅 게이트(floating gate)의 전하량에 의해 제어된다. 다시 말하면, 드레솔드 전압은 특정 셀 내에 저장된 전하량과 직접 관련있다. 어레이 내의 메모리 셀들이 동작하는 동안 주어진 셀의 상기 플로팅 게이트에서는 부주의로 인한 챠지 이득(charge gain) 또는 챠지 손실(charge loss)이 발생한다. 이런 부주의로 인한 챠지 이득 또는 챠지 손실은 셀의 메모리 상태를 변화시킬 수 있어서 플래시 메모리 어레이의 신뢰성을 떨어뜨리는 요인이 된다. 현재의 플래시 메모리 기술에서 메모리 셀들의 대규모 어레이에 대한 이러한 동작을 훌륭하게 모니터링하는 것은 매우 중요하다. 또한, 특정 장치에 대한 메모리 셀들의 수는 명백히 증가하고 있고, 순수 전하 챠징 장치들(리키 비트, leaky bits)과 순수 전하 디스챠징(discharging) 장치들(스터본 비트, stubborn bits) 간의 기대되는 변화는 증가하고 있다. 이러한 이유로 테스트 메커니즘은 더욱 필요하게 되었다.
디바이스의 챠지 이득과 챠지 손실 동작을 측정하는 가장 간단한 방법은 대규모 메모리 어레이를 구성하는 각 셀들의 드레솔드 전압을 모니터링하는 것이다. 메모리 어레이를 구성하는 각 셀들을 액세스하고, 어드레스를 디코딩하는 장치들은 내장된 형태로 완전한 기능의 회로로 구현되어 있어서 각 셀들의 드레솔드 전압을 모니터링하는 것은 쉽지 않다. 따라서 그러한 방법은 기능적으로나 제조 면에 있어서 실현 불가능하다. 제작의 용이함 때문에 제조된 장치들을 사용하여 측정된 특성들은 대체로 매우 유용하고, 제조 테스트 공정은 장치들을 모니터링하는 분야에서 잘 알려져 있다. 이러한 접근에도 불구하고 부적합하므로, 이러한 이유 때문에, 특정한 플래시 셀의 설계 단계에서 장치의 동작은 어느 정도 시뮬레이션되고 테스트되므로, 특정한 물리적 셀 동작의 챠지 분포 집단은 완전한 형태의 제조 이전에 그러한 구현을 통해 측정되고 제어될 수 있다.
따라서, 종래의 완전한 기능의 회로로 설계된 것에 따라 검증되지 않은 플래시 기술의 가능성과 신뢰성을 평가하기 위하여 산업분야에서 일반적으로 상기 챠지-이득/챠지-손실 동작을 모니터링한다. 종래의 플래시 EPROM(Erasable and Programmable ROM) 메모리 셀들은 메모리 셀 집단의 특성을 평가하기 쉽도록 모두 연결된 형태의 테스트 구조를 갖는다. 이러한 구조의 단점은 오직 메모리 어레이의 챠지 손실 특성만을 평가할 수 있다는 것이다. 챠지 이득 특성의 관찰은 완전한 기능의 메모리 어레이 회로의 사용하는 데에 의존한다. 이와 같이, 지금까지는 완전한 기능 회로를 사용하지 않고 챠지 이득과 챠지 손실 특성을 모두 모니터링할 수 있는 간단한 테스트 구조가 없었다.
도 1은 챠지 손실 특성을 모니터링할 수 있는 테스트 구조를 보여주는 회로도이다.
도 1을 참조하면, 챠지 손실 특성을 모니터링 하기 위한 테스트 구조는 공통 게이트(common gate)(100A)와 공통 드레인(common drain)(100B) 그리고 공통된 소스(common source)(100C)를 갖는 다수 개의 셀들(100, 101, 102)로 구성된다. 만일 모든 셀들이 같은 드레솔드 전압으로 고정된다면, 어레이의 서브-드레솔드(sub-threshold) 특성들은 어레이의 모든 셀들의 폭(width)의 총합과 같은 크기를 갖는 단일 셀의 서브-드레솔드 전압과 동등할 것이다.
도 2a는 모든 셀들이 같은 드레솔드 전압으로 고정된 어레이의 서브-드레솔드 특성을 그래프로 보여주는 도면이다. 여기서, Y-축은 대수 계산자(logarithmic scale) 임을 주의한다.
일반적으로 예상되는 제조상의 편차 때문에 셀들의 집합내에서 플로팅 게이트(floating gate)의 챠지 보유 특성이 약간 다른 셀들이 존재한다. 이는 전형적인 반도체 공정상 플로팅 게이트의 사이즈와 두께, 소스/드레인 간의 결합 오차 등의 이유로 피할 수 없는 문제이다. 목표 챠지 보유 특성(target charge retention characteristic)보다 낮은 챠지 보유 특성을 갖는 셀들과, 목표 챠지 보유 특성보다 높은 챠지 특성을 갖는 셀들은 어느 정도 무작위적으로(radom) 분포한다고 기대된다. 상기 셀들의 무작위적인 분포는 챠지 특성이 고정되어 있거나 균일한 분포인 것보다 낫다.
따라서, 테스트 어레이를 단일 셀로 구성한다면 챠지 손실로 나타나 낮은 드레솔드 전압을 초래하고, 어레이의 서브-드레솔드 특성은 완전히 균일한 분포에서 기대되는 특성과 다르게 나타난다.
도 2b는 손상된 소수의 셀들로 인한 낮은 드레솔드 전압을 보여주는 도면이다. 이러한 셀들은 메인 어레이의 목표 게이트 전압(Vtarget)보다 낮은 게이트 전압 VL에서 동작한다. 서브-드레솔드 특성의 결과, 도 2b에 도시된 바와 같이, 전류-전압 곡선 전체에서 비틀림이 발생한다. 플래시 셀의 설계자와 제조자는 이러한 집단의 크기를 직접 측정하고, 그것들의 특성을 연구하여 개작, 정재 등을 통하여 향상된 셀 구조 또는 셀 제조 공정을 만들 수 있다. 그러한 구조와 장치를 이용하여 셀들은 더욱 균일해지고 그 결과 디바이스 퍼포먼스가 향상된다. 더욱 균일한 셀 챠지의 분포로 인하여 실재 장치들(프로그램과 소거 등) 내의 그러한 셀들의 일반적 사용시 다양한 전자적 동작 발생은 어레이 내의 각 셀들에 대해 정확하고 성공적으로 구현될 것이다.
도 2b에서 실선은 테스트 구조의 사용자가 손상된 셀들의 부분으로부터 정보를 수집할 수 있도록 한다. 예컨대, 테스트 구조 어레이 내의 어떤 셀들의 플로팅 게이트 각각이 챠지 이득을 얻는다면(제조시의 편차나 동작시의 긴장으로 인한 손상에 대해 예견될 수 있다), 그 셀들은 높은 드레솔드 전압을 갖는다. 이러한 셀들은 다른 셀들보다 높은 게이트 전압 VH에서 전도될 것이다. 그러나 도 2에 도시된 바와 같이, 특성에 대한 그들의 기여는 주목되지 않는다. 왜냐하면, 이러한 셀들이 매우 작은 서브-드레솔드 전압에서 동작하기 시작할 때, 나머지 셀들은 적어도 이러한 셀들보다 높은 전압 순서로 동작하기 때문이다. 따라서, 플래시 메모리 어레이 내의 셀들의 챠지 게인 특성은 종래의 테스트 구조에서 측정되지 않았다. 그러나 특정 구조의 셀 챠지 보유 특성과 챠지 손실 셀들에 대한 챠지 이득 셀들의 집단과 관련된 공정 구현은 고려되어야 한다.
따라서, 종래 기술의 테스트 구조의 관찰에 근거하여 검출되지 않은 챠지 게인 결함에 대해서도 설계되어야 한다. 챠지 이득 특성 측정을 포함하도록 확장된 테스트 구조로 인하여 다양한 셀의 설계와 공정 기술은 더욱 정확하게 정의될 수 있다.
따라서, 본 발명의 목적은 플래시 메모리 어레이의 챠지 이득과 챠지 손실 특성을 평가하고 모니터링할 수 있는 테스트 구조를 제공하는데 있다.
본 발명의 다른 목적은 플래시 메모리 셀들의 설계자와 제조자가 최적의 셀 설계와 셀 제조를 할 수 있는 향상된 셀 전압 드레솔드에 부합하는 셀 챠지 보유 특성의 테스트 구조를 제공하는데 있다.
본 발명의 또 다른 목적은 실재 장치에서 각각의 셀들을 액세스하기 위한 완전 기능 회로의 필요성을 배재하는 테스트 구조를 제공하는데 있다.
본 발명의 목적은 셀 설계, 테스트 그리고 제조시 플래시 셀 구조 설계자, 플래시 셀 공정 설계자 그리고 플래시 셀 제조자에게 셀 챠지 특성의 분포를 측정하고 제어하기 위한 플레시 셀 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 더욱 균일한 드레솔드 전압 특성을 갖는 플래시 셀을 제조하기 위한 방법을 제공하는데 있다.
도 1은 종래의 플래시 메모리 셀 어레이의 챠지 손실 특성을 모니터링하기 위한 테스트 구조를 보여주는 회로도;
도 2a는 균일한 목표 드레솔드 전압을 갖는 이상적인 메모리 셀들의 어레이의 전류-전압 관계를 그래프로 보여주는 도면;
도 2b는 목표 이하의 드레솔드 전압 또는 목표 이상의 드레솔드 전압 셀들로 구성된 메모리 셀 어레이의 실제 전류-전압 관계를 그래프로 보여주는 도면;
도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리 어레이의 챠지 이득과 챠지 손실 특성 검출 회로도; 그리고
도 4는 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀들의 챠지 이득 특성을 모니터링한 전류-전압 관계를 그래프로 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 101, 102, 103, 104 : n-채널 메모리 셀
300, 301, 302, 303, 304 : p-채널 메모리 셀
100A, 300A : 공통 게이트 100B, 300B : 공통 드레인
100C, 300C : 공통 소스
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 메모리 어레이 내의 셀들의 챠지 보유 특성을 검출하기 위한 회로는: 상기 셀들의 챠지 손실을 감지하는 제 1 수단과; 상기 셀들의 챠지 이득을 감지하는 제 2 수단을 포함하여, 원하는 목표 드레솔드보다 낮은 전도 드레솔드를 갖는 셀들을 검출하고, 원하는 목표 드레솔드보다 높은 전도 드레솔드를 갖는 셀들을 검출한다.
바람직한 실시예에 있어서, 상기 제 1 수단은 제 1 주기 동안 활성화되어 원하는 목표 드레솔드보다 낮은 전도 드레솔드를 갖는 셀들을 감지하고, 상기 제 2 수단은 제 2 주기 동안 활성화되어 원하는 목표 드레솔드보다 높은 전도 드레솔드를 갖는 셀들을 감지한다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 수단은 각각 절연된다.
바람직한 실시예에 있어서, 상기 제 1 수단은 제 1 도전율의 플로팅 게이트를 갖는 다수 개의 플래시 셀들을 포함하고, 상기 제 2 수단은 상기 제 1 도전율의 플로팅 게이트와 상보적인 제 2 도전율의 플로팅 게이트를 갖는 다수 개의 플래시 셀들을 포함한다.
이 실시예에 있어서, 상기 제 1 수단의 플래시 셀들은 제 1 공통 소스, 제 1 공통 드레인 그리고 제 1 공통 게이트를 갖고, 상기 제 2 수단의 플래시 셀들은 제 2 공통 소스, 제 2 공통 드레인 그리고 제 2 공통 게이트를 갖는다. 상기 제 1 및 제 2 수단의 플로팅 게이트들은 서로 대응하는 각각에 연결된다.
바람직한 실시예에 있어서, 상기 제 1 수단은 레귤러 n-채널 어레이이고, 상기 제 2 수단은 상기 n-채널의 테스트 기간이 아닐 때 비활성화되는 미러 p-채널 어레이로 구성된다.
이 실시예에 있어서, 상기 목표 드레솔드보다 낮은 전도 드레솔드를 갖는 셀들은 n-채널 디바이스가 활성화되는 제 1 주기 동안에 검출되고, 목표 드레솔드보다 높은 전도 드레솔드를 갖는 셀들은 p-채널 디바이스가 활성화되는 제 2 주기 동안 검출된다.
이러한 구성에 의해 셀들의 전압 드레솔드 분포가 더욱 정확하게 검출된다. 상기 분포는 상기 셀 전압 드레솔드와 목표 전압 드레솔드 사이의 포지티브 편차 및 네거티브 편차를 말하며, 상기 편차를 최소화하기 위해 셀 구조와 셀 공정이 설계되고, 그 결과, 상기 셀들에 대하여 더욱 균일한 전압 드레솔드 분포를 갖게 된다.
셀 전압 드레솔드 분포는 결함있는 셀들을 인식하여 폐기함으로서 향상될 수 있으므로, 불휘발성 메모리 셀을 사용한 메모리 어레이의 제조시 본 발명은 더욱 유용하다. 상기 레귤러 어레이와 미러 어레이는 동일한 기판 상에 형성된다. 제조 단계에서 테스트시, 셀들의 전압 드레솔드는 상기 결함있는 셀들을 인식하기 위해 측정되고 평가된다. 집적 회로는 상기 제조 공정을 사용하여 제조되어 최소화된 드레솔드 편차를 나타내고, 어레이 내의 설들의 전압 드레솔드가 더욱 균일화된 분포를 이루기 때문에 보다 향상된 퍼포먼스와 신뢰성을 갖는다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3 내지 도 4를 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리 어레이 내의 셀들의 챠지 보유 특성을 검출하기 위한 테스트 회로는 종래와 다르게 어레이 내의 셀들의 챠지 이득과 챠지 손실을 모니터링한다. 이러한 방법으로 원하는 목표 드레솔드보다 낮은 전도 드레솔드를 갖는 셀들과, 원하는 목표 드레솔드보다 높은 전도 드레솔드를 갖는 셀들을 검출할 수 있다. 상기 회로는 레귤러 메모리 어레이와 상기 레귤러 어레이에 상보적인 형의 채널을 갖는 미러 어레이를 포함한다. 특정 셀의 설계와 제조에 있어서 보다 정확한 드레솔드 특성의 측정과 판별은 보다 빠르고 최적의 설계와 제조가 가능하도록 한다.
플래시 메모리 어레이 내의 셀들의 챠지 이득 특성을 측정하는 것은 상기 셀들이 높은 드레솔드 전압에서 개시하도록 유도하는 메커니즘에서 고안되었다. 다시 말하면, 플로팅 게이트 전위(floating gate potential)가 더욱 포지티브(positive)인 것보다 더욱 네거티브(negative)일 때 물리적 현상에 의해 유도 작용은 강하다. p-채널 트랜지스터(transistor)는 이러한 유도 메커니즘 형태에 매우 적당하고, p-채널 트랜지스터는 게이트 전압이 채널 전위에 대하여 더욱 네거티브일 때 더욱 유도된다. p-채널 플래시 셀은 프로그램/소거(program/erase) 메커니즘이 다르고, 이러한 이유 때문에, 전형적인 n-채널 장치의 노말 동작시 특성과 관련되어 불완전하게 되기 때문에 순수 p-채널 플래시 셀은 챠지-이득/챠지-손실 특성을 측정하는데 적합하지 않다. 다른 메커니즘이 사용됨으로 인해 그 결과는 쉽게 변형되지 않고 실제 어레이 제작에 실제 프로그램/소거 조건이 적용될 수 있으나 그 결과는 무의미하다.
이러한 어려움에도 불구하고 본 발명에서는 도 3에 도시된 바와 같은 회로를 구현하였다. 도 3에는 p형 기판(p-well) 내의 정규형 플래시 어레이와 n-웰(n-well) 내에 미러 어레이의 두 개의 분리된 어레이들이 도시되어 있다. 상기 두 개의 어레이는, 활성화될 때 상기 셀들의 챠지 손실을 모니터하는 제 1 그룹(n-채널)과 상기 셀들의 챠지 이득을 모니터링하기 위한 제 2 그룹(p-채널)에 각각 대응한다. 상기 셀들은 원하는 목표 드레솔드보다 낮은 전도 드레솔드를 갖고, 또한 상기 셀들은 원하는 목표 드레솔드보다 높은 전도 드레솔드를 갖는 것이 확인될 수 있으므로 상기 두 테스트 구조를 사용하여 전체 어레이의 특성은 더욱 정확하게 묘사되고 관찰될 수 있다.
본 발명에 따른 회로의 구조적 구성은 종래와 유사하다. 레귤러 n-채널 어레이(regular n-channel array)의 상기 플래시 셀들(flash cells)은 공통 게이트(100A), 공통 소스(100B) 그리고 공통 드레인(100C)을 갖는다. 또한, 상기 미러 p-채널 어레이(mirror p-channel array)의 플래시 셀들은 공통 게이트(300A), 공통 소스(300B) 그리고 공통 드레인(300C)을 갖는다. 이러한 특성은 이러한 어레이들 각각은 동시에 각각의 셀들 모두를 주기적이고 강제적으로 활성화되도록 한다.
레귤러 어레이(100, 101 등) 내의 각 플래시 메모리 셀의 플로팅 게이트들은 상기 미러 어레이 내의 셀들(300, 301 등)의 플로팅 게이트들에 각각 대응하여 서로 연결되어 있다. 제조 공정의 편리함을 위하여 n-웰 내의 미러 셀 어레이의 소스/드레인은 전형적으로 p+로 주입된다. 상기 n-웰 내의 미러 셀 어레이는 p-채널 플래시 메모리 셀들의 어레이이나, 상기 레귤러 어레이 내의 레귤러 n-채널 디바이스들과 연결된 플로팅 게이트들 때문에 상기 미러 셀 어레이의 전기적 특성은 n-채널 디바이스의 특성과 더욱 상보적이다.
레귤러 어레이의 챠지 손질과 챠지 이득을 모니터링 하는 것은 다음과 같은 방법으로 수행된다. 우선, n-채널 어레이는 제 1 주기 동안에 활성화되어 상기 플로팅 게이트들이 챠지된다. 제 1 주기 동안, 상기 p-채널 어레이는 비연결된 상태로 방치되고 비활성화된다. 이 단계에서, 서브-드레솔드 전압 특성들을 갖는 레귤러 n-채널 어레이 내의 셀들의 존재와 특성은 종래의 시스템에서 미리 지정되어 수행되었던 것과 동일하게 정의될 수 있다.
상술한 바와 같이, p-형 기판내의 레귤러 어레이가 동작하고 있는 동안 상기 n-웰 내의 미러 어레이는 연결되지 않고, 레귤러 어레이에 의한 영향이 없다. 제 3 주기 동안에는 높은 드레솔드 전압을 갖는 n-채널 어레이 내의 셀들의 특성이 모니터링되고 측정되도록 상기 p-채널 디바이스들은 활성화된다. 레귤러 n-채널 내의 어떤 셀이 높은 드레솔드 전압을 갖는다면 플로팅 게이트의 전위는 더욱 음극화되는(negative) 원리 때문에 상기 회로의 모니터링 동작을 미리 이용할 수 없다. 대응하는 미러 어레이 내의 p-채널 셀은 공통 플로팅 게이트 라인을 통하여 접속되고, n-웰에 대하여 더욱 음극화된 플로팅 게이트 전압 때문에 더욱 전도력있게 된다. 레귤러 셀 어레이 상의 그러한 강제 때문에 레귤러 어레이가 비연결된 상태로 방치되는 동안 챠지 이득을 측정하기 위해서 미러 어레이가 연결된다. 레귤러 어레이 내의 셀들에 대응하는 플로팅 게이트의 챠지 이득과 무관한 미러 어레이 내의 셀들에는 최대량의 전류가 흐른다.
도 4는 레귤러 어레이 내의 소수 셀들이 순환 상태 또는 강제 상태 동안 얼마간의 챠지 이득을 갖는 미러 어레이로부터 측정되고 모니터링된 특성들을 보여주는 그래프이다. 이러한 레귤러 어레이 내의 셀들은 나머지 셀들보다 높은 드레솔드 전압을 갖는다. 더욱 음극화된 플로팅 게이트 전위와 동등한 높은 드레솔드 전압에 기인하여 미러 어레이 내의 이러한 셀들은 미러 어레이의 공통 제어 게이트로 동작하여, 높은 양의 전압(positive voltage)에서 낮은 음의 전압(negative voltage)로 낮아져 경사지게 된다. 이러한 형태는 전형적인 순환 상태의 기능 때문에 레귤러 어레이의 챠지 이득 특성이 모니터링되고 조사된다. 그것은 비연결된 미러 어레이 기술에서 분명해지고, 상기 테스트 구조는 종래의 기술과 동일하다. 상기 챠지 이득과 챠지 손실 특성은 실제 레귤러 어레이의 연구에 의해 관찰될 수 있다. 따라서, 본 발명의 회로는 단순한 어레이 테스트 구조를 사용하여 챠지 이득과 챠지 손실 특성을 모니터링 할 수 있는 유일한 회로이다.
더욱이, 상기 회로는 셀들의 드레솔드 전압 분포를 더욱 정확히 측정할 수 있고, 셀의 챠지 특성들을 쉽게 결정할 수 있다. 이러한 분포를 얻음으로 인하여 셀 전압 드레솔드와 목표 드레솔드간의 포지티브와 네거티브 편차가 측정될 수 있다. 이러한 방식으로 설계과 공정의 올바른 퍼포먼스 측정에 의하여 더욱 정확한 테스트가 가능하므로 셀 구조 설계와 셀 제조 공정은 더욱 정확히 구현될 수 있다.
이러한 특성에 의해 플래시 셀의 기본 구조와 공정을 설계하기 위한 개발 단계와 제조 단계에서 본 발명의 회로가 사용된다. 더욱 정확한 모델링은 셀들의 단단한 구성과 더욱 균일한 전압 드레솔드 분포 특성에서 얻어진다. 셀 구조와 셀 공정의 다양한 결합의 특성은 제안된 설계에 대하여 빠르고 보다 정확한 정보를 제공하여 많은 테스팅이 수행됨으로써 보다 향상된 특성을 갖도록 한다.
유사하게, 제조 공정에서 두 가지 형태의 결함있는 셀들 즉, 리키 셀(leaky cell)과 스터본 셀(stubborn cell)은 더욱 쉽게 분별 가능하다. 레귤러 어레이와 미러 셀들의 제 2 어레이는 기판내에 함께 형성된다. 테스트 단계에서 목표 드레솔드 전압보다 높거나 낮은 전압을 갖는 셀들은 쉽게 분별될 수 있다. 종래의 기술에서는 그러한 셀들이 결함있는 상태로 있었으나, 결함있는 셀들을 교체함으로서 어레이의 전체 특성이 향상된다. 어떤 경우에 있어서, 이 분야에서 잘 알려진 온-보드(onboard)로 구현된 완전 기능의 디바이스도 그러한 테스트와 교체가 가능하다. 이 때, 셀 드레솔드 전압의 최적화는 다이내믹하게 수행되고 각 셀들의 수명이 다르므로 교체 시점도 다르다.
어떠한 경우에도 본 발명에 따른 완성된 집적회로는 향상된 성능을 나타내고, 더욱 균일한 드레솔드 전압 집단이 제조 공정시 구현될 것이다.
상술한 테스트 구조는 예를 들어 설명한 것에 불과하며 본 발명의 기술을 제한하기 위한 의도가 아님을 밝혀둔다. 같은 목적을 달성하기 위해 테스트 구조의 다양한 변화는 상술한 내용을 바탕으로 하여 구현된다. 더욱이, 챠지 손실과 챠지 이득을 모니터링하기 위한 일련의 과정은 결정적인 것이 아니며, 특정한 어플리케이션에 가장 적합한 어떤 순서로도 수행될 수 있다.
그리고, 상술한 분야뿐만 아니라, EPROM과 같이 챠지 이득과 챠지 손실을 고려해야 하는 다른 반도체 제조 공정에도 활용 가능하다. 또한, 본 발명의 원리는 명백히, 전계 효과 트랜지스터(FET)의 드레솔드 전압 특성을 보다 향상된 방법으로 제어하기 위해서도 사용될 수 있다. 따라서, 다음 청구 범위에 기재된 본 발명의 범위와 의도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 플래시 메모리 어레이의 챠지 이득과 챠지 손실 특성을 평가하고 모니터링할 수 있는 테스트 구조를 구현할 수 있다. 또한, 플래시 메모리 셀들의 설계자와 제조자가 최적의 셀 설계와 셀 제조를 할 수 있는 향상된 셀 전압 드레솔드에 부합하는 셀 챠지 보유 특성의 테스트 구조를 구현할 수 있다. 특정 셀의 설계와 제조에 있어서 보다 정확한 드레솔드 특성의 측정과 판별은 보다 빠르고 최적의 설계와 제조가 가능하도록 한다.

Claims (26)

  1. 메모리 어레이 내의 셀들의 챠지 보유 특성을 검출하기 위한 회로에 있어서,
    상기 셀들의 챠지 손실을 감지하는 제 1 수단과;
    상기 셀들의 챠지 이득을 감지하는 제 2 수단을 포함하여,
    상기 회로는 원하는 목표 드레솔드보다 낮은 전도 드레솔드를 갖는 셀들을 검출하고, 원하는 목표 드레솔드보다 높은 전도 드레솔드를 갖는 셀들을 검출하는 것을 특징으로 하는 메모리 어레이 내의 셀들의 챠지 보유 특성 검출 회로.
  2. 제 1 항에 있어서,
    상기 제 1 수단은 제 1 주기 동안 활성화되어 원하는 목표 드레솔드보다 낮은 전도 드레솔드를 갖는 셀들을 감지하고, 상기 제 2 수단은 제 2 주기 동안 활성화되어 원하는 목표 드레솔드보다 높은 전도 드레솔드를 갖는 셀들을 감지하는 것을 특징으로 하는 메모리 어레이 내의 셀들의 챠지 보유 특성 검출 회로.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 수단은 각각 절연되는 것을 특징으로 하는 메모리 어레이 내의 셀들의 챠지 보유 특성 검출 회로.
  4. 제 1 항에 있어서,
    상기 제 1 수단은 제 1 도전율의 플로팅 게이트를 갖는 다수 개의 플래시 셀들을 포함하고,
    상기 제 2 수단은 상기 제 1 도전율의 플로팅 게이트와 상보적인 제 2 도전율의 플로팅 게이트를 갖는 다수 개의 플래시 셀들을 포함하는 것을 특징으로 하는 메모리 어레이 내의 셀들의 챠지 보유 특성 검출 회로.
  5. 제 4 항에 있어서,
    상기 제 1 수단의 플래시 셀들은 제 1 공통 소스, 제 1 공통 드레인 그리고 제 1 공통 게이트를 갖고,
    상기 제 2 수단의 플래시 셀들은 제 2 공통 소스, 제 2 공통 드레인 그리고 제 2 공통 게이트를 갖는 것을 특징으로 하는 메모리 어레이 내의 셀들의 챠지 보유 특성 검출 회로.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 수단의 플로팅 게이트들은 서로 대응하는 각각에 연결되는 것을 특징으로 하는 메모리 어레이 내의 셀들의 챠지 보유 특성 검출 회로.
  7. 제 4 항에 있어서,
    상기 제 1 및 제 2 수단의 플로팅 게이트들은 제 1 주기 동안에 챠지되고, 제 2 주기 동안에 상기 제 1 수단이 활성화됨에 따라 상기 셀들의 챠지 손실이 감지되고, 제 3 주기 동안에 상기 제 2 수단이 활성화됨에 따라 상기 셀들의 챠지 이득이 감지되는 것을 특징으로 하는 메모리 어레이 내의 셀들의 챠지 보유 특성 검출 회로.
  8. 제 1 항에 있어서,
    상기 제 1 수단은 레귤러 n-채널 어레이이고,
    상기 제 2 수단은 상기 n-채널의 테스트 기간이 아닐 때 비활성화되는 미러 p-채널 어레이인 것을 특징으로 하는 메모리 어레이 내의 셀들의 챠지 보유 특성 검출 회로.
  9. 목표 전압 드레솔드에 대한 비휘발성 메모리 셀들의 현재 전압 드레솔드를 평가하는 회로에 있어서:
    상기 목표 드레솔드보다 낮은 전압 드레솔드를 갖는 상기 셀들을 감지하는 제 1 수단 및;
    상기 목표 드레솔드보다 높은 전압 드레솔드를 갖는 상기 셀들을 감지하는 제 2 수단을 포함하여,
    상기 회로는 상기 목표 전압 드레솔드와 비교된 상기 셀들 전체의 전압 드레솔드를 평가하는 것을 특징으로 하는 평가 회로.
  10. 제 9 항에 있어서,
    상기 평가는 상기 셀 전압 드레솔드와 상기 목표 드레솔드 사이에 포지티브 편차 및 네거티브 편차를 결정하는데 사용될 수 있는 셀 전압 드레솔드 분포를 포함하는 것을 특징으로 하는 평가 회로.
  11. 제 10 항에 있어서,
    상기 평가는 상기 편차를 최소화하기 위해 사용되고, 그리고 상기 셀들의 전압 드레솔드가 더욱 균일하게 분포하도록 하는데 사용되는 것을 특징으로 하는 평가 회로.
  12. 제 10 항에 있어서,
    상기 회로는 불휘발성 메모리 셀들을 이용한 메모리 어레이의 제조시 사용되고, 상기 셀 전압 드레솔드 분포는 상기 셀들이 디스에이블되는 것을 결정하는데 사용되는 것을 특징으로 하는 평가 회로.
  13. 제 10 항에 있어서,
    상기 회로는 불휘발성 메모리 셀들을 이용한 메모리 어레이의 동작시 사용되고, 상기 셀 전압 드레솔드 분포는 상기 셀들이 디스에이블되는 것을 결정하는데 사용되는 것을 특징으로 하는 평가 회로.
  14. 메모리 어레이를 구성하는 셀들의 챠지 보유 특성을 감지하는 방법에 있어서,
    상기 셀들의 챠지 손실을 감지하는 단계 및;
    상기 셀들의 챠지 이득을 감지하는 단계를 포함하여,
    원하는 목표 드레솔드보다 낮은 전도 드레솔드를 갖는 셀들과, 목표 드레솔드보다 높은 전도 드레솔드를 갖는 셀들 모두를 감지 가능한 것을 특징으로 하는 메모리 어레이를 구성하는 셀들의 챠지 보유 특성을 감지하는 방법.
  15. 제 14 항에 있어서,
    상기 목표 드레솔드보다 낮은 전도 드레솔드를 갖는 상기 셀들은 제 1 주기 동안 감지되고, 상기 목표 드레솔드보다 높은 전도 드레솔드를 갖는 상기 셀들은 제 2 주기 동안 감지되는 것을 특징으로 하는 메모리 어레이를 구성하는 셀들의 챠지 보유 특성을 감지하는 방법.
  16. 제 14 항에 있어서,
    플로팅 게이트와 제 1 도전율의 채널을 각각 갖는 상기 셀들의 챠지 손실은 상기 셀들의 현재 동작 상태 관찰에 의해 감지되고,
    플로팅 게이트와 상기 제 1 도전율의 채널에 상보적인 제 2 도전율의 채널을 각각 갖는 제 2 셀 그룹의 셀들의 챠지 이득은, 상기 제 2 셀 그룹의 현재 동작 상태 관찰에 의해 감지되는 것을 특징으로 하는 메모리 어레이를 구성하는 셀들의 챠지 보유 특성을 감지하는 방법.
  17. 제 16 항에 있어서,
    상기 셀들과 상기 제 2 셀 그룹의 플로팅 게이트는 제 1 주기 동안에 챠지되고, 상기 셀들이 활성화되는 제 2 주기 동안에 상기 셀들의 챠지 손실이 감지되고, 제 3 주기 동안에 상기 제 2 셀 그룹이 활성화됨에 따라 상기 셀들의 챠지 이득이 감지되는 것을 특징으로 하는 메모리 어레이를 구성하는 셀들의 챠지 보유 특성을 감지하는 방법.
  18. 제 16 항에 있어서,
    상기 셀들은 n-채널 어레이이고, 상기 제 2 셀 그룹은 상기 n-채널의 테스트 기간이 아닐 때 비활성화되는 미러 p-채널 어레이인 것을 특징으로 하는 메모리 어레이를 구성하는 셀들의 챠지 보유 특성을 감지하는 방법.
  19. 목표 전압 드레솔드에 대한 비휘발성 메모리 셀들의 현재 전압 드레솔드를 측정하는 방법에 있어서:
    상기 목표 드레솔드보다 낮은 전압 드레솔드를 갖는 상기 셀들을 감지하는 단계와;
    상기 목표 드레솔드보다 높은 전압 드레솔드를 갖는 상기 셀들을 감지하는 단계를 포함하여,
    상기 측정은 상기 목표 전압 드레솔드와 비교된 상기 셀들 전체의 전압 드레솔드를 구성하는 것을 특징으로 하는 목표 전압 드레솔드에 대한 비휘발성 메모리 셀들의 현재 전압 드레솔드를 측정하는 방법.
  20. 제 19 항에 있어서,
    상기 측정은, 상기 셀 전압 드레솔드와 상기 목표 드레솔드 사이에 포지티브 편차 및 네거티브 편차를 결정하는데 사용될 수 있는 셀 전압 드레솔드 분포를 포함하는 것을 특징으로 하는 목표 전압 드레솔드에 대한 비휘발성 메모리 셀들의 현재 전압 드레솔드를 측정하는 방법.
  21. 제 20 항에 있어서,
    상기 측정은 상기 편차를 최소화하기 위해 사용되고, 그리고 상기 셀들의 전압 드레솔드가 더욱 균일하게 분포하도록 하는데 사용되는 것을 특징으로 하는 목표 전압 드레솔드에 대한 비휘발성 메모리 셀들의 현재 전압 드레솔드를 측정하는 방법.
  22. 제 20 항에 있어서,
    상기 셀 전압 드레솔드 분포의 측정 결과에 의해 상기 셀들이 디스에이블되는 것을 결정하는 단계를 부가적으로 포함하는 것을 특징으로 하는 목표 전압 드레솔드에 대한 비휘발성 메모리 셀들의 현재 전압 드레솔드를 측정하는 방법.
  23. 집적 회로에 플래시 메모리 셀들의 어레이를 형성하는 방법에 있어서:
    상기 집적 회로 내에 상기 셀들의 어레이를 형성하는 단계와;
    상기 집적 회로 내에 미러 셀들의 제 2 어레이를 형성하는 단계와;
    목표 드레솔드보다 낮은 전압 드레솔드를 갖는 상기 셀들을 감지하는 단계 및;
    상기 미러 셀들의 제 2 어레이를 사용하여 상기 목표 드레솔드보다 높은 전압 드레솔드를 갖는 상기 셀들을 감지하는 단계를 포함하여;
    상기 어레이 형성시 측정은 상기 목표 전압 드레솔드와 비교된 상기 셀들 전체의 전압 드레솔드로 구성되는 것을 특징으로 하는 집적 회로에 플래시 메모리 셀들의 어레이를 형성하는 방법.
  24. 제 23 항에 있어서,
    상기 측정은 상기 셀 전압 드레솔드와 상기 목표 드레솔드 사이에 포지티브 편차 및 네거티브의 편차를 결정하는데 사용될 수 있는 셀 전압 드레솔드 분포 측정을 포함하는 것을 특징으로 하는 집적 회로에 플래시 메모리 셀들의 어레이를 형성하는 방법.
  25. 제 23 항에 있어서,
    상기 측정 결과는 상기 편차를 최소화하기 위해 사용되고, 그리고 상기 셀들의 전압 드레솔드가 더욱 균일하게 분포하도록 하는데 사용되는 것을 특징으로 하는 집적 회로에 플래시 메모리 셀들의 어레이를 형성하는 방법.
  26. 제 24 항에 있어서,
    상기 셀 전압 드레솔드 분포 측정에 의해 상기 셀들이 디스에이블되는 것을 결정하는 단계를 부가적으로 포함하는 것을 특징으로 하는 집적 회로에 플래시 메모리 셀들의 어레이를 형성하는 방법.
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