TW409257B - Circuit for detecting both charge gain and charge loss properties in a nonvolatile memory array - Google Patents

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3698twf.doc/〇〇8 409257 a7 B7 經濟部中央標茫局負工消费合作社印製 五、發明説明（I ) 本發明是有關於積體電路發展，和對選擇性半導體結 構容易設計和測試的製造工具，且特別是有關於一種使用 在測試結構，能夠在快閃EPROM記憶體記憶胞或其他程 式化邏輯記憶胞，進行測試電荷增益(Gam)與電荷遺漏(Loss) 特性。 在半導體裝置之設計上，它常常是有用的（但不是必要 的）’對監測裝置的一些物理特性的行爲，和依此決定特 定物理手段是優於其他手段。相當數量的硏究和成果的發 現，和從事在設計與製程工程，以創作更好、更容易以及 更準確測試工具，用以觀察所要設計的特性。該裝置之監 測與特性以多種方式進行，一種普通方式在今日蓮用，包 括在裝置上不管設計和製造的問題之測試結構的使用。這 些測試結構通常直接在相同基底工作，如同在硏究的裝置 和形成更容易達到用以有利特性的尺寸。 以快閃記憶體記憶胞之啓始電壓爲例’此電壓廣泛的 倍認爲最特別參數，對記憶胞的儲存所決定記憶體狀態。 啓始電壓由在快閃記憶體記憶胞的浮動閘極上的大量電荷 控制。換言之，此電壓有直接功能對在特定記憶胞所儲存 的大量電荷。在陣列中的記憶體記憶胞運作時’浮動閘極 用以給記憶胞能夠忽略增益與遺漏電荷。這有效電荷增益 或電荷遺漏能夠改變記憶胞之記憶體狀態，和變成在快閃 記憶體陣列確實失敗的原因。 在所給快閃記憶體技術中關係具有行爲好的監測’尉 於一多數記憶體記憶胞。顯而易見的：當對一特定裝置記 4 (諳先閲讀背而之注」I項再填寫本頁)
本紙張尺度適用中國國家標隼（CNS ) ( 2丨〇><29祕#_ ) .409257 Α7 3 6 9 8 twf . doc / 0 0 8 ι>7 五、發明説明（>) 憶體記憶胞之數目增加’在要求變化於電荷低儲存裝置（渗 漏位元）和電荷低儲存裝置（難以處理之位元）將增加。據 此，測試機器導致更相關控制電荷分佈總體爲高使用的。 最直接方式去解除電荷增益/電荷遺漏行爲之裝置，用 以監測在大量記憶體陣列之每依個記億胞得起始電壓。這 不是最適合的，因爲它包括使用到全功能電路安裝載裝 置，具有室當解碼位置和讀取每一個個別記憶體陣列之記 憶胞。然而，此結果並非特別於一個別功能或製造。對於 總體特色觀察習知如裝置使用的去除大體上將更有用，和 一些製造測試程序所知技術，用以監測裝置當它們容易的 製造在無麈室。然而，即使達成爲無選擇，和用此理由一 些裝置等級行爲都模擬和測試，在特定快閃記憶胞之設計 階段，所以一特定物理記憶胞實現之電荷總體分佈能夠測 量盒控制，在全部階段製造進行使用實行之前。 因此，它變得普遍在試著製造和監測電荷增益/電荷遺 漏行爲，來解決未證實快閃記憶體技術、習知委任全功能 電路之設計的可行性和可能性。在先前這類測試結構’快 閃EPROM記憶體記憶胞.之陣列連接在一起，提共一記憶 體記憶胞總體行爲解決之簡單方式。達到之一個缺點爲常 常只能解決記憶體陣列之電荷遺漏行爲。電荷增益行爲之 間測仍有依靠一全功能記憶體陣列電路之使用。如文中。 當它至今不可能，它會非常想要具有一簡單測試結構能 力’對於監測電何增:貝電和遺漏丫了爲，而沒有使用全功 能電路。 . 5 (请先閱读背而之注意事項存4寫本I ) ，ve 經濟部中央標隼局員工消费合作社印製 本紙張尺度適用中國國家標隼（CNS ) Λ4規将（210Χ297公处） 經滴部中央榡隼局另工消贽合作社印製 409257 3638 twf .doc/0〇8 五、發明説明（今） 第1圖繪習知測試結構用以監測快閃記憶記憶胞之一 陣列的電荷遺漏行爲。此典型結構包含許.多記憶胞 (100,101,102等）具有一共閘極l〇〇a、共汲極100b、以及共 源及100c。所有記憶胞固定在依相同起始電壓，陣列之次 啓始特性將相等於單一記憶胞之次啓始特性，此單一記憶 胞具有一尺寸相當於陣列所有記憶胞之整個總和寬度。第 2A圖繪示固定在相同啓始電壓之陣列之記憶體記憶胞的 次啓始行爲的圖形描述。（注意曲線在Y軸爲對數log單位) 然而，如正常製造過程期盼，記憶胞之總體在此將在 記憶胞具有微小不同之浮動閘極電荷保持特性。此不可避 免所給類型半導體製程，導致輕微不同浮動閘極尺寸、厚 度、耦接源極/汲極等。因此，期盼有一些記憶胞電荷特性 之隨意分佈（比起一固定或完全均勻之分佈），具有一些低 於目標電荷維持特性，和一些高於目標。 因此，如果單一記憶胞在測試陣列實驗特性電荷遺漏， 和導致在一較低起始電壓，在陣列之次啓始特性將展示不 同行爲於所企盼’對於一完全均勻分佈下。第2B圖繪示 一些滲漏記憶體之狀況（也就是說它們失去一些電荷）導致 如記憶.體在較低啓始電壓。這些記憶胞傳導電流在—低閘 極電壓VL，在只要陣列開始傳導電流於目標閘極電壓 Vtarget。導致次啓始特性將顯示一個妨礙在整個I-V曲線， 如第2B圖顯示。觀察第2B圖實線，准許快閃記憶胞之設 計者和製造者’去直接看出整體尺寸，和硏究它們特性， 所以對作成記愴胞結構或記憶胞製造擇序上能夠改善。 (請先閲讀背而之注意事項·4填寫本頁) 裝. 丁 ,-=s 本紙張尺度適用(CNS)A4^& (210X2^^7 經满部中央標準局負工消费合作社印聚 409257 A7 3 6 9 S twf . doc /0 0 8 I) f i.................... — 五、發明説明（W ) 雖然如此改善，記憶胞總體變成更均勻，和導致如結 構和製程上裝置使用的改善。因爲記憶胞電荷總體更均勻 分佈（也就是每一記憶胞作成相同之每一個其他記憶胞在 陣列），更像變化電子運作發生，在實際裝置之記憶胞正 常使用將正確實現和成功，對於陣列之每一個記億胞。 然而檢查第2B圖之實現部分’顯然測試結構之使用 者只能夠收集資訊從不完全記憶胞總體之一部份。例如’ 假設在測試結構陣列之一些記憶胞開始獲得增4¾在匕們個 別浮動閘極（會如預期一個製造變化之結果或如一個由運 作應力造成缺點和損壞，它將導致這些記憶胞具有較高啓 始電壓。這些記憶胞將開始傳導在一較高閛極電壓對 總體的其他部分。然而，如第2B所示’它們分佈之特性 將不會被注意。這是因爲藉由時間這些記憶體開始傳導少 數量次電流、總體之其他部分，具有依較低起始電壓、將 傳導一電流，對於至少高於這些記憶胞重要之順序。因此 在快閃記憶體陣列記憶胞總體之電荷增益行爲不能觀察到 這種傳統測試結構之使用。即使它是真的想到特別結構之 記憶胞維持特性，和程序實現可能趨向一個結果，在電荷 增益者對電和遺漏者之更大相關總體。 因此，設計對習知測試結構之觀察所接受的特色，在 事實上可能有相當電荷增益缺點將無法查出。對於測試結 構需要什麼的擴大，包括評估電荷增益行爲之能力，所以 變化記憶胞設計和製程技術之特性能夠更準確決定。 因此，本發明的一個目的就是在提供一種測試結構， 7 本紙張尺度適用中國國家樣準{ CNS〉Λ4規掐（21〇X 297^j^~i "~ (請先閱讀背而之注意事項再填寫本頁)
經濟部中央標準局员工消费合作社印製 409257 3698twf,d〇c/008 五、發明説明（t ) 能夠解決和監測快閃記憶體陣列之電荷增益和核電荷遺漏 行爲。 本發明的另一個目的就是在提供一種測試結構，准許 快閃記憶體記憶胞之設計者和製造者之較佳選擇記憶胞設 計，和記憶胞製造技術，所以改善記憶胞電荷之保持特性， 達到改善記憶胞電壓啓始分佈對應結果。 本發明的再一個目的就是在提供一種測試結構去除需 要，用以一全功能電路之取得每一個別記憶胞側邊在實際 裝置。 本發明的另一個目的就是在提供快閃記憶胞結構設計 者，快閃記憶胞製程設計者和快閃記憶胞製造者之一方 法，用以解決和控制記憶胞電荷特性之分佈，在記憶胞設 計、測試和製造時。 本發明的另一個目的就是在提供一種方法，用以製造 導致更均勻電壓啓始特性之快閃記憶體，所以裝置之運作 能獲改善。 根據本發明影響到上述及其他目的，包括一種電路， 用以觀察在一記憶體陣列之複數個記憶胞的電荷維持特 性。電路之一第一部分，用以監測任一該些記憶胞的電荷 遺漏，直到一第二部分監測任一該些記憶胞的電荷增益。 以此方法，該些記憶胞具有複數個傳導啓始電壓低於預設 之一目標啓始電壓，和該些記憶胞具有該些傳導啓始電壓 高於預設之該目標啓始電壓都能夠被觀察。電路之第一部 分在一第一時間內能夠啓動，用以觀察該些記憶胞具有複 (請先閲讀背面之注意事項再填寫本頁) 訂 8 本紙張尺度適用中國國家標準（CNS ) ( 210 X 297, 經漓部中央標牟局貝工消资合作社印製 409257 A7 3698twf.doc/008 五、發明説明（4 ) 數個傳導啓始電壓低於該目標啓始電壓，以及該二部分在 一第二時間內能夠啓動，觀察該些記億胞具有複數個傳導 啓始電壓低於該目標啓始電壓。在第一實施例，第一部分 與第二部分彼此相互獨立未確定更精確模式。 結構上，電路之第一部分係由複數個快閃記憶胞構成， 每一該快閃記憶胞具有一浮動閘極以及一第一型傳導通 道，以及該第二部分係由複數個快閃記憶胞構成，每一該 快閃記憶胞具有一浮動閘極以及一第二型傳導通道，其中 該第二型傳導通道係相對於該第一型傳導通道。在兩個陣 列之記憶胞具有它們自己之共源極、共汲極以及共閘極。 第一部分與該第二部分之相對的該些浮動閘極爲彼此 相互連接。准許電荷增益行爲之核定値。第一部分係爲規 律一 N通道陣列，以及該二部分爲啓動的一反射P通道陣 列，除了在該N通道陣列測試時。在此方式，第一時間內 觀察到記憶胞具有傳導啓始低於目標啓始，在N通道裝置 啓動，和在一第二時間內，觀察到記憶胞具有傳導啓始高 於目標啓始，在P通道裝置啓動。 本發明准許一更準確記憶胞總體電壓啓始分佈之核定 値。該分佈能夠被使用，用以決定在該些記憶胞電壓啓始 和該目標啓始監的正負偏差，所以能夠被調整爲縮小誤差 和用以對該些記憶胞造成一更均与電壓啓始之分佈。 本發明也很有用對於使用非揮發性記憶體記憶胞之一 記憶體陣列之製造時，因爲記憶體總體電壓啓始分佈能夠 被改良爲確定和丟棄不完全記憶胞。規律陣列盒反射陣列 9 本紙張尺度適用中國國家βΐ ( CNS 格(公始") (請先閱讀背而之注意事項再填寫本頁 -5 經"部中央標準局貝工消费合作社印製 409257 3698twf.doc/003 旧 五、發明説明Q ) ' 能夠彤成在相同基底。在製造的測邊測試階段，記悖胞帝 壓啓始(即它們是否高於或低於目標啓始）能夠被測出和核 定以確定如不完全記憶胞。積體電路製作使用如製造過^ 將展示極小的啓始誤差和更好實現與可靠，因舄能^ 影響更均勻之電壓啓始之分佈對於陣列之記憶胞。i 爲讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式，作詳細'說明如 下.： 圖式之簡單說明： 第1圖繪習知測試結構用以監測快閃記憶記憶胞之一 陣列的電何遺漏丫了爲圖形； 第2A圖繪示對具有單一、均勻目標電壓啓動之理想 陣列之記憶體記憶胞的IV曲線圖形； ^ 第2B圖繪不對具有次目標啓動電壓或超過目標啓動 電壓之貝際陣列之nEU思體記憶胞的顯眼部分記憶胞的π 曲線圖形； 第3圖繪示依照本發明一較佳實施例的電子圖形；以 及 第4圖繪示本發明如何監測快閃記憶體記憶胞之電荷 增益行爲的IV曲線圖形。 實施例 爲解決在快閃記憶體陣列之記憶胞的電荷增益行爲， 申請上具有預設裝置’所以傳導對記憶胞啓始只有在高於 啓始電壓。換言之，物理現象被選用在此裝置傳導較強， 本紙張尺度適用中國國家标隼（CNS > Λ4吡彳Μ 2ΐ〇Χ2^ϋ (对先閲讀背而之注$項再填寫本I)
經满部中次標隼局只工消费合作社印裝 3 6 98 twf.d〇c/〇〇84°9257 Λ7 -___ B7 五、發明説明（8 ) 當浮動札即能量較負'或較正。p通道電晶體正確適用於 此型之傳導裝置’ P通道電晶體傳導流動，當閘極電壓更 負於通道能量。然而，對各種理由，一純P通道快閃記憶 胞將不是合解決電荷增益/電荷遺漏特性，因爲接由P通 道快閃記憶胞要求不同程式化/消除機器，和用以無關聯行 爲理由，在正常運作之N通道裝置時。由於不同機器使用， 此結果不能容易改變和使用在實際程式化/消除條件於一實 際傳導陣列將實現，因此給予測試結果無意義。 爲克服這些妨礙，本發明使用的電路顯示在第3A圖。 如圖有兩個分別之陣列：一規律、典型快閃記憶體陣列內之 P基底(或P井)和一反射陣列內之一 N井。此兩陣列通常 相對一第一部分(N通道），當啓動、監測任何記憶胞之電 荷遺漏’和一第二部分（P通道）用以監測任何記憶胞之電 荷增益。使用這兩種測試結構，整個陣列之行爲能夠被觀 察荷更準確的辨別，因爲記憶胞具有傳導啓動低於預設目 標啓始電壓’如同記憶胞具有傳導啓動高於預設目標啓始 電壓。 從結構透視上’本電路有許多像相似於習知技術。N 通到陣列之快閃記憶胞具有一共閘極l〇〇a、共源極iOOb 以及共汲極100c。相同的，在反射P通道陣列之快閃記憶 胞具有共閘極300a、共源極300b以及共汲極300c。這些 特徵可能同時啓動、循環和應力在這些陣列中的每個記憶 胞所有個別的記憶體。 本發明之重要特徵在於在規律陣列（100，101等）之每一 1 1 用巾®齡:料_ ( CNS ) ( 210X297公筇） —' "" - 裝-- (翱先閱讀背而之注意事項再填寫本頁) h: .11 經濟部中央標挲局员工消费合作社印奴 409257 3698twf.doc/008 们 五、發明説明（斤） 個快閃記憶體記憶胞的浮動閘極，連接到反射陣列上對應 記憶胞（300,301等）所對應的浮動閘極。爲方便製造，源/ 汲極植入反射記憶胞陣列內之N井以典型P+植入植入。 因此再反射記憶胞陣列內之N井爲一 P通道快閃記憶體記 憶胞之陣列，但因爲它們在規律陣列之規律N通道裝置使 用工同的浮動閘極，電子行爲更接近N通道裝置的行爲 反射。 爲監測規律陣列的電荷遺漏與電荷增益，下面步驟說 明。第一，N通道陣列循環和壓力在第一期間，所以在浮 動閘極上一定等級電荷積集。在第一時期，P通道陣列留 下未連接，因此唯有循環或壓力。接下步驟，具有次啓始 電壓特性之規律N通道記憶胞的存在和行爲，能夠與習知 技術系統實現的相同方式決定。 如上述所述，對P基底上之規律陣列的循環與壓力期 間，反射陣列內N井不能連接荷影響到規律陣列。然而， 在第三時期，P通道裝置啓動，所以具有高啓動之N通道 陣列之記憶胞的特性和行爲能夠監測和量測。此電路部分 實現先前無效監測運作，因爲下面準則:如果任何記憶胞內 之規律N通道陣列具有高於啓動電壓，此時用以對記憶胞 之浮動閘極的能量將更負。在反射陣列所對應P通道記憶 胞連接經由共浮動閘極線，將更有傳導力因爲浮動閘極電 壓更負於所對應的N井。一旦壓力在規律記憶胞陣列運 作，反射陣列連接，用以對電荷增益核定値，直到規律陣 列留下未連接。反射陣列記憶胞對鹰在規律陣列之記憶 I 2 本紙浪尺度適用中國國家標举（CNS )以坭梢（210x29*?公紡） (邻先閲讀背而之注意事項再填将本頁) 『裝·
、1T 409257 經濟部中央標率局Μ工消费合作社印製 3S9Stwf.doc/008 B7 五、發明説明（（& ) 胞，伴隨主要無意電荷增益在它浮動閘極上傳導主要電 流。 第4圖顯示特性爲能夠監測和觀察從反射陣列陣列’ 再此處一小數目之規律陣列的記憶胞增益一些電荷’在循 環或壓力條件。在規律陣列之這些記憶胞具有較高啓始電 壓相對於其他部分，由於它們較高啓始電壓，相當於較負 浮動閘極能量，這些記憶胞在反射記憶體將首先傳導，如 在反射陣列之共同控制閘極從高的正電壓到副電壓。種類 上，在規律陣列之電荷增益行爲如典型循環條件之功能， 能夠監測和考慮。技術上這些技術淸楚的佈與該反射陣列 連接，測示結構相同於習知結構。因此電祠1增益/遺漏行爲 由實際規律陣列研究監測出’而不是P通道替代可能所給 不正確的訊息。因此’本發明之電路具有_一的知力’對 電荷增益和電荷遺漏行爲’使用在~簡單陣列測試結構。 更進一步看上述電路提供一種更正確13億胞總量電壓 啓動分佈之核定値，至此無作用因爲只有記憶胞電荷特性 之一方面容易決定。藉由這些分佈，即IE負偏差兩者在記 憶胞電壓啓始和目標啓始能夠測量。以此方式，記憶胞結 構設計’和記憶胞製造過程能夠準確實行’因爲一更準確 測試作用，用以測量此設計和製程之實際實現。 因此，這唯一特徵准許本發明使用在择成期間，用以 對快閃記憶胞設計基本結橇和過程，如同在製造過程。因 爲對記憶胞之行爲更正確模式獲得D記懷J包結構和記憶胞 製程之變化組合的行爲能有較佳特色，所以典型分裂種類 本紙張尺度適用中國國家標华（CNS ) Λ<1 im ( (請先閲讀背而之注意事項再填寫本頁) b 裝· 訂 厂,ν 3 6 9 8 d o c / 0 0 8 409257 A7 H7 經濟部中夾標準局員工消费合作社印製 五、發明説明（u ) 測事將傳導較快速和更準確訊息對提議的設計。 相同的’在製造情況，兩種不完整記憶體（瀠漏記憶胞 和難處裡記憶胞）能夠更容易確定。規律陣列能夠形成一 種基底，沿著反射記憶胞之第二陣列。在測試階段，記憶 胞具有電壓啓動不管高於或低於目標電壓都能被確定。此 種記憶胞不能使用傳統裝置，和取代更新記憶胞，所以陣 列之整個行爲被改善。在一些情況甚至被接受，包括如測 式和實現能力安裝一全功能裝置之領域（在製造後）如同習 知技術。此種方式’記憶胞電壓啓始運用使用動態，帶入 考慮不同記憶胞可能階段不同和在不同時間實現。 不管如何’完成本發明實施例之積體電路物品將有表 現較佳作用’因爲更好，唯一電壓啓始分部將時現在製造 程序上。 上述測式結構只是以舉例方式，並非限定本發明在任 一方面，測試結構之其他變化，用以影響相同目的，將變 成出現這些技術依據上述討論。加上步驟上的順序，用以 監測電荷增益與電荷遺漏不是必要的，能夠以任何適合順 序實現，用以特別使用。 上述技術上也使用在不同半導體製造運作，在此考慮 電荷增益和電荷遺漏使用，如在EPROM等。相同的，本 發明的準則上能夠使用在任何狀況，能夠從FETs電壓啓 始特性之較佳控制獲得利益。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 J4- i s (锖先閲讀背面之注t事項再填寫本頁) f、
本紙張尺度適用中國國家榡準（CMS ) 210X 297公筇) 經滴部中央標準局男工消费合作社印製 409257 A7 3698twf.d〇c/〇〇8 们 五、發明説明（（>) 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 5 (誚先閲讀背而之注意事項再填-^本頁) .裝 、·ιτ ".1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2!ΟΧ29·?公幼）

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 yiififts 409257 ts 3698twf.doc/〇〇8 C8 D8 六、申請專利範圍 1. 一種電路，用以觀察在一記憶體陣列之複數個記憶 胞的電荷維持特性，該電路包括： 一第一部分，用以監測該些記憶胞的任一電荷遺漏； 以及 一第二部分，用以監測該些記憶胞的任一電荷增益； 其中，該電路可用以觀察該些記憶胞具有複數個傳導 啓始電壓低於預設一目標啓始電壓，和該些記憶胞具有該 些傳導啓始電壓高於預設該目標啓始電壓。 2. 如申請專利範圍第1項所述之電路，其中該第一部 分在一第一時間內能夠啓動，用以觀察該些記憶胞具有複 數個傳導啓始電壓低於該目標啓始電壓，以及該二部分在 一第二時間內能夠啓動，用以觀察該些記憶胞具有複數個 傳導啓始電壓低於該目標啓始電壓。 3. 如申請專利範圍第1項所述之電路，其中該第一部 分與該第二部分彼此相互獨立。 4. 如申請專利範圍第1項所述之電路，其中該第一部 分係由複數個快閃記憶胞構成，每一該快閃記憶胞具有一 浮動閘極以及一第一型傳導通道，而該第二部分係由複數 個快閃記憶胞構成，每一該快閃記憶胞具有一浮動閘極以 及一第二型傳導通道，其中該第二型傳導通道係相對於該 第一型傳導通道。 5. 如申請專利範圍第4項所述之電路，其中該第一部 分之該些快閃記憶胞具有一第一共源極、一第一共汲極以 及一第一共閘極，而該第二部分之該些快閃記憶胞具有一 I 6 本紙張尺度適用中國國家標準（ CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) •裝. _.故 經濟部中央標準局員工消費合作社印製 409257 b® 3698twf. doc/008 ^ * C8 D8 々、申請專利範圍 第二共源極、一第二共汲極以及一第二共閘極。 6. 如申請專利範圍第5項所述之電路，其中該第一部 分與該第二部分相對的該些浮動閘極爲彼此相互連接。 7. 如申請專利範圍第4項所述之電路，其中該第一部 分與該第二部分之該些浮動閘極.，在一第一時間內能夠儲 存，，在一第二時間內，該記憶胞之電荷遺漏能夠啓動該 第一部分進行監測，以及在一第三時間內，該記憶胞之電 荷增益能夠啓動該第二部分進行監測。 8. 如申請專利範圍第1項所述之電路，其中該第一部 分係爲一規律N通道陣列，以及該二部分爲一反射P通道 陣列，啓動除了在該N通道陣列測試時。 9. 一種電路，用以核定關於一目標電壓啓動之非揮發 性記憶體記憶胞的實際複數個電壓啓動，該電路包括： 一第一部分，用以監測該些記憶胞的任一該些電壓啓 動低於該目標電壓；以及 一第二部分，用以監測該些記憶胞的任一該些電壓啓 動高於該目標電壓； 其中，該電路准許所有該些記憶胞之該些電壓啓始的 一核定値與該目標電壓啓動比較。 10. 如申請專利範圍第9項所述之電路，其中該核定f直 包括一記憶胞總體電壓啓始分佈，其中該分佈能夠被使 用，用以決定在該些記憶胞電壓啓始和該目標啓始間的正 負偏差。 11. 如申請專利範圍第10項所述之電路，其中該核定 (請先閱讀背面之注意事項再填寫本頁) 裝. ir: Λ_ 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨ΟΧ297公釐） 經濟部中央標準局員工消費合作社印製 409257A8 BS 3698twf.doc/008 C8 D8___ 六、申請專利範園 値能夠被使用，用以縮小誤差和用以對該些記憶胞影響成 一更均勻電壓啓始分佈。 12. 如申請專利範圍第10項所述之電路’其中該電路 使用在非揮發性記憶體記憶胞之一記憶體陣列之製造時， 和該記憶胞總體電壓啓始分佈能夠被使用來決定該記憶胞 爲無作用。 13. 如申請專利範圍第項所述之電路’其中該電路 使用在非揮發性記憶體記憶胞之一記憶體陣列之運作時’ 和該記憶胞總體電壓啓始分佈能夠被使用來決定該記憶胞 爲無作用。 14. 一種觀察在一記憶體記憶胞之複數個記憶胞的電荷 維持特性方法，該方法包括下列步驟： 監測任一該些記憶胞之電荷遺漏；以及 監測任一該些記億胞之電荷增益； 其中該些記億胞具有複數個傳導啓始低於預設之一目 標啓始電壓，和該些記憶胞具有該些傳導啓始電壓高於預 設之該目標啓始電壓。 15. 如申請專利範圍第14項所述之方法，其中在—第 一時間內，觀察到該些記憶胞具有該些傳導啓始低於預設 之該目標啓始電壓，和在一第二時間內觀察到該些記憶胞 具有該些傳導啓始高於預設之該目標啓始電壓。 16. 如申請專利範圍第14項所述之方法，其中任一該 些記憶胞之電荷遺漏監測以觀察該些記憶胞之電流行爲， 每一該記憶胞具有一浮動閘極以及一等一型傳導通道，以 18 ________:--------------- 本紙張尺度適用中國國家標率（CNS ) A4既格（210X297公董） (請先閲讀背面之注意事項再填寫本頁J Q - 線 C 0 409257 8 8 8 8 ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 及任一該些記憶胞之電荷增益，監測以觀察複數個第二群 記憶胞之電流行爲，每一該些第二記憶胞具有一浮動閘極 以及一第二型傳導通道，其中該第二型傳導通道係相對於 該第一型傳導通道。 17. 如申請專利範圍第16項所述之方法，其中該些記 憶胞與該些第二群記憶胞之浮動閘極，在一第一時間內儲 存，在一第二時間內，該些記憶胞之電荷遺漏監測啓動由 該些記憶胞，以及在一第三時間內，該些記憶胞之電荷增 益，監測啓動由該些第二群記憶胞。 18. 如申請專利範圍第16項所述之方法，其中該些記 憶胞係爲一 N通道陣列，以及該些第二群記憶胞爲一反射 P通道陣列，啓動除了在該N通道陣列測試時。 19. 一種核定關於一目標電壓啓動之一非揮發性記憶體 的複數記憶胞的實際複數個電壓啓動之方法，該方法包括 下列步驟： (a) 監測任一該些記憶胞的該些電壓啓動低於該目標電 壓；以及 (b) 監測任一該些記憶胞的該些電壓啓動高於該目標電 壓； 其中，對所有該些記憶胞之電壓啓始作一核定値與該 目標電壓啓動比較。 20. 如申請專利範圍第19項所述之方法，其中該核定 値包括一記憶胞總體電壓啓始分佈，其中該分佈能夠被使 用，用以決定在該些記憶胞電壓啓始和該目標啓始監的正 I 9 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐巧 ? (請先閱讀背面之注意事項再填寫本頁) •t. 裝_ 訂， C7 D7 409257 3698twf.doc/008 五、創作説明（） 負偏差。 21. 如申請專利範圍第20項所述之方法，其中該核定 値能夠被使用，用以縮小誤差和用以對該些記憶胞影響成 一更均勻電壓啓始之分佈。 22. 如申請專利範圍第20項所述之方法，更包括一步 驟(c)，決定該記憶胞爲無作用，由該記憶胞總體電壓啓始 分佈之核定値。 23. —種在一積體電路上複數個快閃記憶體記憶胞作一 陣列的方法，該方法包括下列步驟： (a) 形成該些記憶胞之該陣列在該積體電路； (b) 形成複數個反射記憶胞之一第二陣列在該積體電 路； (c) 監測具有電壓啓始低於該目標啓始之任一該些記 憶胞；以及 (d) 監測使用該些反射記憶胞之第二陣列，對具有電 壓啓始高於該目標啓始之任一該些記憶胞； 其中，該陣列製作之一核定値作爲所有該些記憶胞之 電壓啓始與該目標電壓啓始比較。 24. 如申請專利範圍第23項所述之方法，其中該核定 値包括一記憶胞總體電壓啓始分佈，其中該分佈能夠被使 用，用以決定在該些記憶胞電壓啓始和該目標啓始間的正 負偏差。 25. 如申請專利範圍第23項所述之方法，其中該核定 値能夠被使用，用以縮小誤差和用以對該些記憶胞影響成 20 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） <請先閱讀背面之注意事項再填寫本頁) .裝· 訂 經濟部中央標準局員工消费合作社印装 409257 ABCD 3 6 9 8 twf . doc / Ο Ο 8 六、申請專利範圍 一更均勻電壓啓始之分佈。 (請先閱讀背面之注意事項再填寫本頁) 26. 如申請專利範圍第23項所述之方法，更包括一步 驟(e)，決定該記憶胞爲無作用，由該記憶胞總體電壓啓始 分佈之核定値。 27. —種製造之物品，包括： 複數個快閃記憶體記憶胞之一陣列，形成在一積體電 路，每一該些記憶胞具有一電壓啓始要求啓動； 其中該些記憶體記憶胞在積體電路之製造時啓動，來 決定該些記憶胞具有一電壓啓動低於一目標啓動； 此外該些記憶體記憶胞在積體電路之製造時啓動，來 決定該些記憶胞具有該電壓啓動高於該目標啓動。 28. 申請專利範圍第27項所述之物品，其中該物品包 括複數個不完全快閃記憶體記憶胞，由它們電壓啓動決定 爲無作用。 29. 申請專利範圍第28項所述之物品，更包括複數對 記憶胞使用在該些不完全快閃記憶體記憶胞。 經濟部中央標準局员工消費合作社印製 30. 申請專利範圍第29項所述之物品，其中在該陣列 的複數個記憶胞之一電壓啓始分佈被改良，當該些對記憶 胞使用在該些不完全快閃記憶體記憶胞。 21 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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