KR19990059980A

KR19990059980A - 비정질 실리콘 박막 트랜지스터 및 그 제조 방법

Info

Publication number: KR19990059980A
Application number: KR1019970080197A
Authority: KR
Inventors: 장진; 김성기; 최종현
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26
Also published as: KR100318532B1

Abstract

본 발명은 니켈 실리사이드를 이용한 비정질 실리콘 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 투명한 절연 기판의 상부에 하부 비정질 실리콘층, 절연층 및 상부 비정질 실리콘층을 차례로 증착하고 상부 비정질 실리콘층과 절연층을 패터닝한다. 이어, 하부 및 상부 비정질 실리콘층을 200∼300℃ 범위에서 이온 도핑하여 도핑된 비정질 실리콘층을 형성하고, 그 위에 니켈층을 증착하고 200∼300℃ 범위에서 아닐링하여 니켈 실리사이드를 형성한다. 이러한 저저항을 갖지는 양질의 니켈 실리사이드는 도핑된 비정질 실리콘층 상부에 균일하게 형성할 수 있으며, 니켈 실리사이드를 비정질 실리콘층의 반도체층과 금속층의 소스/드레인 전극 사이의 접촉층으로 이용하여 비정질 실리콘 박막 트랜지스터의 특성을 향상시킬 수 있다.

Description

비정질 실리콘 박막 트랜지스터 및 그 제조 방법

본 발명은 박막 트랜지스터에 관한 것으로서, 더욱 상세하게는, 비정질 실리콘을 이용한 박막 트랜지스터 (Thin Film Transistor: 이하 TFT 라 칭함)에 관한 것이다.

일반적으로 실리사이드를 형성하는 금속 중에는 내화성 금속(Mm, Ta, Ti, W, Cr 등)이나 준 귀금속(Co, Ni, Pd 등) 등이 있다. 양질의 실리사이드를 얻기 위해서는 형성 공정 및 에칭이 간단하여야 하며, 증착되는 계면과의 접착성이 강해야 된다. 실리사이드를 형성하는 금속 중 귀금속은 낮은 온도(∼200。C)에서부터 실리사이드를 형성하는데, 이때의 실리사이드는 금속의 양이 많은 M₂Si (M :금속)의 형태가 된다. 특히, 니켈(Ni)을 사용한 니켈 실리사이드는 가늘고 긴 형태로 형성하더라도 표면 전체에 걸쳐 두께의 변화가 적어 어느 지점에서나 일정한 저항 값을 얻을 수 있다. 그런데, 실리콘과 반응하는 니켈층이 두꺼울 경우 불안전한 실리사이드가 형성된다. 그러나 그렇다하더라도 실리콘층의 두께가 충분히 두껍다면 니켈과 실리콘의 안정된 반응이 이루어지기 때문에 낮은 저항의 실리사이드를 얻을 수 있다.

본 발명의 과제는 낮은 판저항 값을 갖는 니켈 실리사이드를 이용하여 박막 트랜지스터의 특성을 향상시키는 것이다.

본 발명의 다른 과제는 제조 공정을 단순화하고 소스/드레인 전극과 게이트 전극 사이에서 발생하는 기생 정전 용량(parasitic capacitance)이 매우 작은 비정질 실리콘 TFT를 제공하는 것이다.

도 1은 본 발명의 실시예에 따른 니켈 실리사이드의 제조 공정을 도시한 단면도이고,

도 2는 본 발명의 실시예에 따른 니켈 실리사이드의 아닐링 온도에 따른 판저항 값을 나타낸 결과이고,

도 3은 본 발명의 실시예에 따른 니켈 실리사이드를 이용한 평면형 비정질 실리콘 박막 트랜지스터 구조를 도시한 단면도이고,

도 4는 본 발명의 실시예에 따른 니켈 실리사이드를 이용한 평면형 비정질 실리콘 박막 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이고,

도 5에서 도 7은 본 발명의 실시예에 따른 니켈 실리사이드를 이용한 평면형 비정질 실리콘 박막 트랜지스터의 전기적인 특성을 도시한 그래프이고,

도 8은 본 발명에 따른 도핑된 니켈 실리사이드를 이용한 평면형 박막트랜지스터의 이동도 특성을 나타내는 그래프이다.

* 도면의 주요 부분에 대한 부호의 명칭 *

10:절연 기판 20:비정질 실리콘층 51, 52, 53:실리사이드층

30:게이트 절연층 63:게이트 전극 61, 62: 소스/드레인 전극

41, 42, 43:n형 비정질 실리콘

이러한 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터에서는 기판 위의 반도체층 중앙 상부에 게이트 절연층이 형성되어 있고, 게이트 절연층으로 덮이지 않은 부분 위에 제1 실리사이드가 형성되어 있으며, 게이트 절연층 위에 제2 실리사이드가 형성되어 있다.

제1 및 제2 실리사이드 위에는 각각 소스/드레인 전극 및 게이트 전극이 형성되어 있으며, 제1 및 제2 실리사이드의 하부에 도핑된 비정질 실리콘층이 형성되어 있는 것이 바람직하다.

이러한 본 발명에 따른 박막 트랜지스터에서는 소스 및 드레인 전극과 반도체층 사이에 실리사이드가 형성되어 있으므로 소스 및 드레인 전극과 반도체층 사이의 접촉 저항이 낮아진다.

또한, 본 발명에 따른 박막 트랜지스터의 제조 방법에서는 투명한 절연 기판의 상부에 제1 비정질 실리콘층, 절연층 및 제2 비정질 실리콘층을 차례로 증착하고 제2 비정질 실리콘층과 절연층을 패터닝한다. 이어, 제1 및 제2 비정질 실리콘층을 이온 도핑하여 도핑된 비정질 실리콘층을 형성하고, 그 위에 금속층을 증착하고 아닐링하여 실리사이드를 형성한다.

이때, 비정질 실리콘층을 이온 도핑하거나 아닐링할 때의 온도와 금속층을 아닐링할 때의 온도는 200∼300℃ 범위가 바람직하다. 여기서, 금속층의 두께는 1~500Å 정도로 형성한다.

이러한 본 발명에 따른 박막 트랜지스터의 제조 방법에서는 소스 및 드레인 전극과 연결되는 니켈 실리사이드와 게이트 전극과 연결되는 니켈 실리사이드와 중첩되는 부분이 존재하지 않기 때문에 기생 용량은 형성되지 않는다.

그러면 첨부한 도면을 참고로 하여 본 발명에 따른 박막 트랜지스터 및 그 제조 방법의 실시예를 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 니켈 실리사이드의 제조 공정을 도시한 단면도이고, 도 2는 본 발명의 실시예에 따른 니켈 실리사이드의 아닐링 온도에 따른 판저항 값을 나타낸 결과이다.

도 1에서 보는 바와 같이, 석영이나 유리 등의 절연 기판(10) 위에 수소화된 비정질 실리콘의 반도체층(20)을 형성하고, 이온 샤워(ion shower)를 이용하여 반도체층(20)을 이온 도핑한 후 진공 중에서 온도 200℃∼300℃로 약 10분 정도 아닐링하였다. 여기에서, 반도체층(20)을 초기 아닐링하는 이유는 균일하고 매끄러운 표면을 갖는 실리사이드를 제작하기 위함이다. 다음, 온도 200℃∼300℃ 범위에서 RF(radio frequency) 스퍼터링법 또는 진공 증착법을 이용하여 약 50∼500Å 정도의 두께로 니켈(50)을 증착하였다. 이후, 1시간씩 아닐링을 하였다.

도 2는 니켈의 아닐링 온도에 따른 니켈 실리사이드의 판저항 값을 나타낸 것으로서, 아닐링 온도가 200℃인 경우에는 판저항이 약 50Ω/□이나 230℃ 이후부터는 판저항이 50Ω/□이하로 급격히 감소함을 보인다. 그리고 280℃에서는 약 2Ω/□ 정도를 얻었으며, 이때 그레인(grain) 크기가 500Å정도인 니켈 실리사이드를 얻었다.

즉, 이러한 니켈 실리사이드는 비정질 실리콘 박막트랜지스터 제작시 요구되는 낮은 제작 온도(300℃ 이하)를 만족할 수 있어 평면형의 비정질 실리콘 TFT에 응용할 수 있다.

다음은 니켈 실리사이드를 적용한 평면형의 비정질 실리콘 박막 트랜지스터 및 그 제조 방법에 대하여 상세히 설명하기로 한다.

도 3은 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도이다.

도 3에서 보는 바와 같이, 석영이나 유리 또는 산화막 등의 절연 기판(10) 상에 도핑되지 않은 수소화된 비정질 실리콘의 반도체층(20) 패턴이 형성되어 있다. 반도체층(20)의 중앙 상부는 게이트 절연층(30)으로 덮여 있으며, 반도체층(20) 중 게이트 절연층(30)으로 덮이지 않은 부분 위에는 각각 도핑된 비정질 실리콘층(41, 42) 및 니켈 실리사이드층(51, 52)이 차례로 형성되어 있다. 게이트 절연층(20)의 상부에는 도핑된 비정질 실리콘층(43)과 니켈 실리사이드층(53)이 차례로 형성되어 있으며, 니켈 실리사이드층(53) 위에는 게이트 전극(63)이 형성되어 있다. 또한, 반도체층(20)의 가장자리 위에 형성되어 있는 니켈 실리사이드층(41, 42)과 접촉하는 소스/드레인 전극(61, 62)이 기판(10) 위에 각각 형성되어 있다. 여기서, 게이트 전극(63)과 소스/드레인 전극(61, 62)은 Cr, Ni 또는 Al 등의 도전 물질 패턴으로 형성된다.

이러한 본 발명에 따른 박막 트랜지스터의 제조 방법은 다음과 같다.

도 4a에서 도 4d는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.

우선, 도 4a에서 보는 바와 같이, 투명한 절연 기판(10)의 상부에 하부 비정질 실리콘층(20), 산화막 또는 질화막의 게이트 절연층(30) 및 상부 비정질 실리콘층(40)을 차례로 증착하고 상부 비정질 실리콘층(40)과 게이트 절연층(30)을 패터닝한다.

이때, 게이트 절연층(30) 상부의 비정질 실리콘층(40)의 두께는 20~500Å 정도로 하는 것이 바람직하다.

이후, 이온 샤워(ion shower)를 이용하여 기판(10) 상부의 하부 비정질 실리콘층(20) 및 게이트 절연층(30) 상부의 상부 비정질 실리콘층(40)을 이온 도핑하여 도핑된 비정질 실리콘층(41, 42, 43)을 형성한다. 이어, 이후에 형성되는 실리사이드의 표면을 균일하고 매끄럽게 형성하기 위해 도핑된 비정질 실리콘층(41, 42, 43)을 아닐링할 수도 있으며, 이온 도핑 및 아닐링 때의 온도는 200~300℃ 범위인 것이 바람직하다 (도 4b 참조).

여기서, 게이트 절연층(30)은 반도체층에 채널로 예정되는 부분에 이온 주입을 차단하므로 별도로 스토퍼(stopper)를 형성하는 공정은 생략할 수 있다.

다음, 도 4c에서 보는 바와 같이, 기판(10)의 상부에 RF 스퍼터링법 혹은 진공 증착법으로 도핑된 비정질 실리콘층(41, 42, 43)의 상부에 니켈층(50)을 증착한다.

이어, 아닐링을 실시하여 니켈 실리사이드층(51, 52, 53)을 형성한 다음, 니켈용 식각액을 이용하여 잔류하는 니켈층을 제거한다. 이때, 게이트 절연층(30)의 옆면에 잔존하는 니켈층이 제거되며, 니켈 실리사이드층(51, 52, 53)은 니켈용 식각액에 대하여 반응하지 않기 때문에 제거되지 않는다. 그러면, 게이트 절연층(30)의 상부에 형성된 니켈 실리사이드층(53)과 하부 비정질 실리콘층(20)의 상부에 형성된 니켈 실리사이드층(51, 52)은 중첩되는 부분 없이 자기 정합으로 형성된다(도 4d 참조).

이때, 니켈 실리사이드층(51, 52, 53)을 형성하기 위해 필요한 아닐링 온도는 200∼300℃ 범위이며, 니켈 실리사이드층(51, 52, 53)의 두께는 1~500Å 정도이다.

이어, 하부 비정질 실리콘층(20)과 그 상부의 도핑된 비정질 실리콘층(41, 42) 및 니켈 실리사이드층(51, 52)을 패터닝한다. 다음, Cr, Ni 또는 Al 등의 도전 물질을 증착하고 패터닝하여 게이트 전극(63)과 소스/드레인 전극(61, 62)을 형성한다.

여기서, 게이트 절연층(30) 상부에 형성된 니켈 실리사이드층(53)은 게이트 전극(63)이 소스/드레인 영역에 해당하는 반도체층(20)의 가장자리 상부에 형성된 니켈 실리사이드층(51, 52)과 자기 정렬 구조이므로 평면형 박막트랜지스터에서 게이트 전극(63)과 소스/드레인 전극(61, 62)의 간격을 줄일 수 있다.

도 5는 본 발명에 따른 도핑된 니켈 실리사이드를 이용한 완전 자기 정렬형의 박막 트랜지스터의 전이 특성을 도시한 그래프이다.

여기서, 게이트 전극(63)에 신호를 인가했을 때, 소스 전극(61)과 드레인 전극(62)사이에 형성되는 채널의 폭(W) 및 길이(L)는 각각 88μｍ 및 22μｍ이며, 가로축은 게이트 전압(V)이며, 세로축은 드레인 전류를 로그(log)로 나타낸 것이다(도 6 참조).

도 5에서 보는 바와 같이, 드레인 전압 0.1, 5, 10V 각각에 대하여 게이트 전압이 0보다 작을 때 드레인 전류는 약 10^-12~10^-14A 정도로 측정되었으며, 이때의 전류를 누설 전류라 한다. 또한, 최소 드레인 전류와 게이트 전압이 20V일 때 드레인 전류의 비율을 온/오프 전류비라 하는데 10⁷~10⁸정도로 측정되었다.

도 7은 본 발명에 따른 도핑된 니켈 실리사이드를 이용한 평면형 박막트랜지스터의 출력 특성을 나타내는 그래프이다.

가로축은 드레인 전압(V)을 나타내며, 세로축은 드레인 전류(μm)를 나타내며, 게이트 전압(V)이 5 V, 10 V, 15 V, 20 V일 때 각각 측정한 것이다.

도 7에서 알 수 있는 바와 같이, 드레인 전압이 증가함에 따라 드레인 전류가 포화됨을 보이고 있다. 또한 드레인 전압 0 V일 때 드레인 전류가 0이고 드레인 전압이 0 V 근처에서 전류가 갑자기 증가하는 현상, 즉 전류 크라우딩(crowding) 현상이 없는 점으로 보아 니켈 실리사이드가 좋은 저항 접촉층으로 작용하고 있음을 알 수 있다.

가로축은 게이트 전압(V)을 나타내며, 세로축은 드레인 전류를 루트값(mA^1/2)으로 나타낸 것이다.

도 8에서 보는 바와 같이, 드레인 전류^1/2(mA^1/2)의 직선 기울기에서 얻은 전계효과 이동도(μfe)는 0.44cm²/Vs이고, 이 직선 기울기가 X축과 만나는 점에서 구한 임계 전압(threshold voltage)은 5.3V이다.

이러한 본 발명에 따른 박막 트랜지스터 및 그 제조 방법에서는 소스 및 드레인 전극과 반도체층 사이에 금속성을 가지는 니켈 실리사이드가 형성되어 있으므로 소스 및 드레인 전극과 반도체층의 접촉 저항이 낮아지므로 소자의 특성이 향상된다. 또한, 소스 및 드레인 전극과 연결되는 니켈 실리사이드와 게이트 전극과 연결되는 니켈 실리사이드가 자기 정합으로 형성되므로 기생 용량을 최소화할 수 있으며, 소스 및 드레인 전극과 게이트 전극의 간격을 줄일 수 있다.

Claims

투명한 절연 기판 상부에 하부 비정질 실리콘층, 절연층 및 상부 비정질 실리콘층을 차례로 증착하는 단계,

상기 상부 비정질 실리콘층 및 상기 절연층을 패터닝하는 단계,

상기 하부 및 상부 비정질 실리콘층 상부에 금속층을 증착하는 단계,

아닐링을 실시하여 상기 하부 및 상부 비정질 실리콘층과 상기 금속층의 사이에 각각 제1 및 제2 실리사이드를 형성하는 단계,

상기 금속층을 제거하는 단계,

상기 하부 비정질 실리콘층 및 상기 제1 실리사이드를 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
제1항에서,

상기 제2 실리사이드와 접촉하는 게이트 전극과 상기 제1 실리사이드와 접촉하는 소스/드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
제2항에서,

상기 실리사이드를 형성하는 단계 이전에 상기 하부 비정질 실리콘층 및 상기 상부 비정질 실리콘층을 이온 도핑하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
제3항에서,

상기 이온 도핑 단계는 200~300℃의 온도 범위에서 실시하는 박막 트랜지스터의 제조 방법.
제4항에서,

상기 도핑된 비정질 실리콘층을 아닐링하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
제5항에서,

상기 도핑된 비정질 실리콘층의 아닐링은 200~300℃ 온도의 범위에서 실시하는 박막 트랜지스터의 제조 방법.
제3항에서,

상기 금속층은 니켈로 이루어진 박막 트랜지스터의 제조 방법.
제3항에서,

상기 실리사이드 형성 단계에서의 아닐링 온도는 200∼300℃ 범위인 박막 트랜지스터의 제조 방법.
제3항에서,

상기 실리사이드는 1~500Å의 두께로 형성하는 박막 트랜지스터의 제조 방법.
제1항에서,

상기 상부 비정질 실리콘층의 두께는 20~500Å 정도로 형성하는 박막 트랜지스터의 제조 방법.
투명한 절연 기판 위에 형성되어 있는 반도체층,

상기 반도체층의 중앙 상부에 형성되어 있는 게이트 절연층,

상기 반도체층 중에서 상기 게이트 절연층으로 덮이지 않은 부분 위에 형성되어 있는 제1 실리사이드,

상기 게이트 절연층 위에 형성되어 있는 제2 실리사이드,

상기 제1 실리사이드의 상부에 형성되어 있는 게이트 전극, 그리고

상기 제2 실리사이드와 연결되어 있는 소스/드레인 전극을 포함하는 박막 트랜지스터.
제11항에서,

상기 반도체층은 비정질 실리콘으로 이루어진 박막 트랜지스터.
제12항에서,

상기 제1 및 제2 실리사이드의 하부에 각각 형성되어 있는 제1 및 제2 도핑된 비정질 실리콘층을 더 포함하는 박막 트랜지스터.
제11항에서,

상기 실리사이드의 두께는 1~500Å인 박막 트랜지스터.
제14항에서,

상기 실리사이드는 니켈 실리사이드인 박막 트랜지스터.