KR19990057297A

KR19990057297A - 반도체 장치의 층간 절연막 평탄화 방법

Info

Publication number: KR19990057297A
Application number: KR1019970077347A
Authority: KR
Inventors: 이경락; 임재영
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 1999-07-15

Abstract

본 발명은 반도체 장치의 층간 구조물을 절연하기 위한 층간 절연막의 평탄화 방법에 관한 것으로서, 특히 금속층 위에 제 1 절연막과 제 2 절연막을 순차적으로 적층하며, 제 2 절연막, 제 1 절연막 및 금속층을 셀프얼라인하도록 식각하여 금속 배선 패턴을 형성하며, 금속 배선 패턴이 형성된 결과물 전면에 제 3 절연막 및 제 4 절연막을 순차적으로 적층하며, 화학적 기계적 연마 공정으로 제 4 절연막에서부터 제 2 절연막까지 표면을 평탄화하여 금속 배선 패턴의 요홈 부분에 평탄화된 제 4 절연막 및 제 3 절연막을 채우며, 평탄화된 결과물 전면에 제 5 절연막을 형성하는 제조 공정을 포함하는 것을 특징으로 한다. 본 발명에 따른 층간 절연막 평탄화 방법에 의하면, 콘택 저항의 불량을 방지하는데 뛰어날 뿐만 아니라 평탄화 능력이 향상되어 후속 금속 배선 공정시 스텝 커버러지를 양호하게 할 수 있다.

Description

반도체 장치의 층간 절연막 평탄화 방법

본 발명은 반도체 장치의 층간 절연막 형성 방법에 관한 것으로서, 특히 층간 절연막의 평탄화 공정으로 인해 층간 절연막의 균일도를 높일 수 있는 반도체 장치의 층간 절연막 평탄화 방법에 관한 것이다.

반도체 장치는 고집적화에 따라 셀의 크기와 금속 배선의 피치(pitch)가 동시에 감소하게 되었다. 이러한 금속 배선 피치의 감소는 배선 저항을 증가시키며 인접한 배선간에 형성되는 정전용량을 증가시켜 소자로부터 원하는 동작 속도를 획득하는데 어려움이 있었다. 이를 위해 반도체 장치는 2층 이상의 다층 배선을 요구하게 되었으며, 이러한 다층 배선 공정에서 하부 금속 배선 패턴 위에 상부 금속 배선의 패턴을 형성하는데 있어서 전기적인 절연 역할을 하는 층간 절연막의 평탄화 공정이 중요한 공정으로 부각되었다. 그 이유는 층간 절연막의 증착시 평탄화 공정을 실시하지 않으면 하부 금속 배선 패턴의 형태에 따라 단차를 발생하는데 후속 금속 배선시 스텝 커버리지를 유발시키며 사진 공정에서 정확한 패턴을 정의하기 어렵기 때문이다. 그래서 반도체 장치는 광역 범위에 효과적이면서 열처리 공정이 필요 없는 장점을 가지는 화학적 기계적 연마 공정(Chemical Mechanical Polishing: 이하 CMP라 함)을 이용해서 웨이퍼의 평탄화를 이루게 되었다.

도 1a 내지 도 1b는 통상적인 종래 기술에 의한 반도체 장치의 층간 절연막 평탄화 공정을 설명하기 위한 반도체 장치의 수직 단면도들이다.

종래 기술에 의한 층간 절연막의 평탄화는 다음과 같은 공정에 의해 이루어진다. 도 1a를 참조하면 금속 배선 패턴(10) 전면에는 층간 절연막을 다층으로 형성하기 위해서 제 1 절연막(12)으로서 실리콘산화막이 증착되고, 그 위에는 제 2 절연막(14)으로서 O₃가 첨가된 TEOS(TetraEthylOrthoSilicate)이 증착되고, 다시 그 위에는 제 3 절연막(16)으로서 TEOS가 다른 두막들(12,14)보다 두껍게 증착된다. 그 다음 도 1b에 나타난 바와 같이 금속 배선 공정을 실시하기 전 CMP 공정으로 제 3 절연막(16)을 평탄화하였다.

그러나, 층간 절연막의 평탄화 공정은 하부의 금속 배선 패턴이 밀집된 영역과 밀집되지 않는 영역 차이로 인해 패턴간 거리가 넓은 부분에서 연마가 지나치게 이루어지는 라운딩(Rounding) 현상을 초래하게 되었다. 이로 인해 층간 절연막의 균일도는 저하되는데 웨이퍼 전면을 살펴볼 때 약 2000Å까지 단차가 발생되었다. 이러한 단차는 결국, 후속 콘택홀 식각 공정시 단차가 큰 영역과 작은 영역의 층간 절연막을 불균형하게 식각하게 되고, 콘택홀로의 금속 매립시 스텝 커버리지의 불량을 초래하게 되는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 금속 배선 패턴이 밀집된 영역에서 평탄화 공정의 압력을 견딜 수 있게 함으로써 균일하게 평탄화된 층간 절연막을 확보할 수 있는 반도체 장치의 층간 절연막 평탄화 방법을 제공하는데 있다.

도 2a 내지 도 2e는 본 발명에 따른 반도체 장치의 층간 절연막 평탄화 공정을 설명하기 위한 공정 순서도이다.

*도면의 주요 부분에 대한 부호의 설명*

20 : 금속층

22 : 제 1 절연막

24 : 제 2 절연막

26 : 제 3 절연막

28 : 제 4 절연막

30 : 제 5 절연막

상기 목적을 달성하기 위하여 본 발명의 제조 방법은 반도체 장치의 층간 구조물을 절연하기 위한 층간 절연막 형성 방법에 있어서, 금속층 위에 제 1 절연막과 제 2 절연막을 순차적으로 적층하는 단계; 상기 제 2 절연막, 제 1 절연막 및 금속층을 셀프얼라인하도록 식각하여 금속 배선 패턴을 형성하는 단계; 금속 배선 패턴이 형성된 결과물 전면에 제 3 절연막 및 제 4 절연막을 순차적으로 적층하는 단계; 화학적 기계적 연마 공정으로 상기 제 4 절연막에서부터 제 2 절연막까지 표면을 평탄화하여 금속 배선 패턴의 요홈 부분에 평탄화된 제 4 절연막 및 제 3 절연막을 채우는 단계; 및 평탄화된 결과물 전면에 제 5 절연막을 형성하는 단계로 이루어진 것을 특징으로 한다.

본 발명의 제조 방법에 있어서, 상기 제 1 절연막 및 제 3 층간 절연막은 실리콘이 다량 함유된 산화막, 제 2 절연막 및 제 5 절연막은 TEOS막, 제 4 절연막은 O₃가 첨가된 TEOS막으로 형성한다.

본 발명의 제조 방법에 있어서, 상기 제 1 절연막 및 제 2 절연막은 300∼500Å의 두께, 제 3 절연막은 400∼600Å의 두께, 제 4 절연막은 4000∼5000Å의 두께, 제 5 절연막은 7000∼8000Å의 두께로 형성한다.

본 발명은 금속 배선 패턴을 형성하기 전에 금속층 위에 CMP 공정으로부터의 압력을 증가시킬 수 있는 버퍼용 절연막을 적층하므로써 이후 다층의 층간 절연막을 형성하더라도 CMP 공정에 의해 층간 절연막이 금속 배선 패턴이 밀집된 영역과 밀집되지 않은 영역간의 단차를 최소화하여 균일하게 평탄화된다.

이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명에 따른 반도체 장치의 층간 절연막 평탄화 공정을 설명하기 위한 공정 순서도로써, 이를 참조하면 본 발명의 층간 절연막 평탄화 방법은 다음과 같다.

우선, 일련의 제조 공정으로 실리콘 기판(도시하지 않음)에 반도체 소자(도시하지 않음)를 형성한 후에 이 반도체 소자에 금속 배선을 형성하고자 금속층을 형성(20)한다. 그리고, 도 2a에 나타난 바와 같이 금속층(20) 전면에 제 1 절연막(22)으로서 실리콘이 다량 함유된 실리콘산화막을 400Å의 두께로 증착하고, 그 위에 제 2 절연막(24)으로서 TEOS막을 400Å의 두께로 증착한다. 이때, 증착 공정은 플라즈마를 이용한 CVD(Chemical Vapor Deposition)를 이용해서 실시하도록 한다. 한편, 실리콘 산화막(22)은 CMP 공정시 종말점(end point)으로 이용하기 위해 형성하는 것이다. 그 다음 TEOS막(24) 전면에 포토레지스트(26)를 도포하고, 노광 및 현상 등의 사진 공정을 실시하여 식각 마스크를 형성한 후에 건식 식각 공정으로 상기 마스크에 정렬되도록 TEOS막(24) 및 실리콘산화막(22)을 식각하여 도 2b에 나타난 바와 같이 금속 배선 패턴(20')을 형성한다. 이에 금속 배선 패턴(20')의 철(凸) 부분에는 선택 식각된 TEOS막(24') 및 실리콘산화막(22')이 적층되어 있다. 여기서, 실리콘산화막(22)과 TEOS막(24)은 식각 공정시 금속층(22)에 대한 포토레지스트(26)의 접착력을 높여 패턴 형성을 정의하는데 우수한 역할을 한다.

이어서 도 2c에 나타난 바와 같이 금속 배선 패턴(20')이 형성된 결과물 전면에 플라즈마를 이용한 CVD 공정으로 제 3 절연막(26)으로서 실리콘이 다량 함유된 실리콘산화막을 500Å의 두께로 증착하고, 그 위에 제 4 절연막(28)으로서 O₃가 첨가된 TEOS막을 4500Å의 두께로 증착한다.

그 다음 TEOS막(28) 전면에 CMP 공정을 실시한다. 이때 CMP 공정은 KOH 또는 NH₄OH를 적절히 첨가하면서 연마 속도를 조절하여 TEOS막(28)과 금속 배선 패턴(20') 철(凸) 부분의 실리콘산화막(22)이 연마되어 표면이 평탄화될 때까지 실시한다. 그리고, CMP 공정에 의해 생성되는 KOH 잔여물을 100:1의 HF로 제거한다. 그러면, 도2d에 나타난 바와 같이 금속 배선 패턴(20') 요(凹) 부분에는 상기 CMP 공정에 의해 평탄화된 TEOS막(28')이 채워져 결국 웨이퍼 표면이 평탄화된다.

이어서 도 2e에 나타난 바와 같이 평탄화된 결과물 전면에 플라즈마 방식을 이용해서 제 5 절연막(30)으로서 TEOS막을 증착한다. 이때 증착 높이는 7000∼8000Å의 두께로 한다. 이후, 도면에 도시되지는 않았지만 평탄화된 TEOS막(30) 웨에 금속 배선 공정을 실시한다.

상기와 같은 제조 공정에 의해 본 발명의 층간 절연막은 다층의 절연막으로 형성함에 있어서 평탄화된 층간 절연막의 단차를 줄일 수 있다. 즉, 금속층 위에 CMP 공정시 압력을 높일 수 있는 버퍼용 막질로서 실리콘산화막 및 TEOS막을 순차적으로 적층함에 따라 금속 배선 패턴 높이를 높일 수 있기 때문에 이후 층간 절연막의 평탄화 공정시 금속 배선 패턴이 밀집된 영역에서의 압력을 증가시킨다. 이에 평탄화 공정은 금속 배선 패턴이 밀집되지 않는 영역 보다 밀집된 영역의 층간 절연막이 평탄화가 더 잘 일어나게 된다. 그러므로, 본 발명은 금속 배선 패턴이 밀집된 영역과 밀집되지 않은 영역 간에 발생하는 층간 절연막의 단차를 줄이기 때문에 균일한 층간 절연막을 형성한다.

따라서, 상기한 바와 같이 본 발명에 따른 층간 절연막 평탄화 방법은 균일한 층간 절연막을 확보할 수 있기 때문에 콘택 저항의 불량을 방지하는데 뛰어날 뿐만 아니라 평탄화 능력이 향상되어 상부 금속 배선의 스텝 커버러지를 양호하게 할 수 있는 효과가 있다.

Claims

반도체 장치의 층간 구조물을 절연하기 위한 층간 절연막 형성 방법에 있어서, 금속층 위에 제 1 절연막과 제 2 절연막을 순차적으로 적층하는 단계;

상기 제 2 절연막, 제 1 절연막 및 금속층을 셀프얼라인하도록 식각하여 금속 배선 패턴을 형성하는 단계;

금속 배선 패턴이 형성된 결과물 전면에 제 3 절연막 및 제 4 절연막을 순차적으로 적층하는 단계;

화학적 기계적 연마 공정으로 상기 제 4 절연막에서부터 제 2 절연막까지 표면을 평탄화하여 금속 배선 패턴의 요홈 부분에 평탄화된 제 4 절연막 및 제 3 절연막을 채우는 단계; 및

평탄화된 결과물 전면에 제 5 절연막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 층간 절연막 평탄화 방법.
제1항에 있어서, 상기 제 1 절연막 및 제 3 층간 절연막은 실리콘이 다량 함유된 산화막, 제 2 절연막 및 제 5 절연막은 TEOS막, 제 4 절연막은 O₃가 첨가된 TEOS막으로 이루어진 것을 특징으로 하는 반도체 장치의 층간 절연막 평탄화 방법.
제1항에 있어서, 상기 제 1 절연막 및 제 2 절연막은 300∼500Å의 두께, 제 3 절연막은 400∼600Å의 두께, 제 4 절연막은 4000∼5000Å의 두께, 제 5 절연막은 7000∼8000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 층간 절연막 평탄화 방법.