KR19990049419A - 승압 회로 - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 단일 저전원을 사용하는 플래쉬 메모리셀에서 플래쉬 메모리셀의 프로그램(소거) 전압을 생성하기 위한 승압 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
각 펌핑 회로를 연결하는 전하 전달 트랜지스터의 문턱전압 상승으로 인해 플래쉬 메모리셀의 프로그램(소거) 전압을 생성하는데 어려운 단점을 해결하고자 함.
3.발명의 해결방법의 요지
두 개의 입·출력 단자를 갖는 각각의 펌핑 회로를 직렬로 접속하고 최종단 펌핑 회로의 출력 단자를 한 출력 단자에 연결하여 서로 180도의 위상 차를 갖는 투-페이서 클럭신호에 따라 프로그램(소거) 전압을 생성하도록 함.
4.발명의 중요한 용도
플래쉬 메모리 셀의 승압 회로.
Description
본 발명은 승압 회로에 관한 것으로, 특히 단일 저전원(2 내지 3V)을 사용하는 플래쉬 메모리셀에서 플래쉬 메모리셀의 프로그램(소거) 전압을 생성하기 위한 승압 회로에 관한 것이다.
일반적으로, 플래쉬 메모리셀의 프로그램(소거) 전압을 생성하기 위한 종래의 승압 회로는 딕슨(J. Dickson)에 의해 제안된 도 1(a)의 승압 회로를 사용한다. 도 1(a)는 종래의 승압 회로도로서, 제 1 내지 제 N 펌핑 회로(1 내지 N)가 직렬로 접속되며, 각 펌핑 회로(1 내지 N)는 펌핑 캐패시터와 전달 트랜지스터로 각각 구성된다. 각 펌핑 회로(1 내지 N)에 접속된 제 1 내지 제 N 펌핑 캐패시터(C1 내지 Cn)에는 도 1(b)의 서로 180도의 위상 차를 갖는 투-페이서 클럭신호(Two-phase clock signal)인 제 1 클럭신호(CK1) 및 제 2 클럭신호(CK2)가 공급되게 된다. 즉, 기수(홀수)열의 펌핑 회로(1,3,...N-1)에 접속된 펌핑 캐패시터(C1,C3,...,Cn-1)에는 제 1 클럭신호(CK1)가 공급되며, 우수(짝수)열의 펌핑 회로(2,4,...N)에 접속된 펌핑 캐패시터(C2,C4,...,Cn)에는 제 2 클럭신호(CK2)가 공급되게 된다. 또한, 상기 제 1 내지 제 N 펌핑 회로(1 내지 N)는 다이오드 기능으로 사용된 제 1 내지 제 N 전달 트랜지스터(M1 내지 Mn)에 의해 접속되게 된다. 이러한 승압 회로의 동작을 상세히 설명하면 다음과 같다.
제 1 클럭신호(CK1)가 로우(Low)상태이고, 제 2 클럭신호(CK2)가 하이(High) 상태일 때, 전원단자(Vcc)로 부터 공급되는 전압을 트랜지스터(M0)를 통해 입력으로 하는 전달 트랜지스터(M1 내지 Mn)는 턴온(Turn On)되고, 상기 기수열의 펌핑 회로(1,3,...N-1)에 접속된 펌핑 캐패시터(C1,C3,...,Cn-1)를 통해 충전되게 된다. 이후, 상기 제 1 클럭신호(CK1)가 하이 상태로 천이되고, 제 2 클럭신호(CK2)가 로우 상태로 천이되면, 상기 충전된 펌핑 캐패시터(C1,C3,...,Cn-1)는 방전을 시작하여 각 펌핑노드의 전위가 상승되게 된다. 이때, 우수열의 펌핑 회로(2,4,...N)에 접속된 펌핑 캐패시터(C2,C4,...,Cn)는 충전을 시작하게 된다. 상기와 같은 펌핑 동작이 클럭(CK1, CK2)에 따라 진행되기 때문에 클럭의 횟수가 증가될 수록 최종 출력 단자(Vpp)는 일시적으로 전압이 상승된다. 즉, 앞단에서 그 다음 단으로 충전(Charge)을 하여 전달 트랜지스터를 통해 전달하게 된다. 따라서, 펌핑 시간의 증가에 따라 각 펌핑 노드들의 전위도 상승할 뿐만 아니라 첫단으로부터 최종단으로 갈수록 높은 전위를 갖게된다. 앞단과 그 다음 단의 전위 사이에는 일정량의 전위차가 존재하게 된다. 그러므로, 주어진 시간 내에 특정한 출력 전압을 얻기 위해서는 특정한 갯수의 펌핑 유니트를 필요로 하게 된다.
그러나, 이러한 종래의 승압 회로는 드레인(drain)과 게이트(gate)가 연결된 트랜지스터(M0)를 통해 공급되는 전원전압(Vcc)에 의해 제 1 내지 제 N 전달 트랜지스터(M1 내지 Mn)의 문턱전압을 증가시키는 몸체효과(body effect)에 매우 민감하다. 이러한 효과는 전원전압이 낮아질수록 더욱 악화되기 때문에 플래쉬 메모리셀의 프로그램(소거) 전압을 생성하는데 어려운 단점이 있다.
따라서, 본 발명은 두 개의 입·출력 단자를 갖는 각각의 펌핑 회로를 직렬로 접속하고 최종단 펌핑 회로의 입·출력 단자를 한 출력 단자에 연결하여 서로 180도의 위상차를 갖는 투-페이서 클럭신호에 따라 프로그램(소거) 전압을 생성함으로써, 상기한 단점을 해소할 수 있는 승압 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 제 1 및 제 2 입·출력 단자를 갖는 다수의 펌핑 회로가 직렬로 접속되되, 상기 각각의 펌핑 회로는 제 1 및 제 2 클럭신호에 따라 상기 제 1 및 제 2 입력단자를 통해 입력되는 전압을 승압하며, 최종단 펌핑 회로의 제 1 및 제 2 출력 단자가 한 출력단자에 접속되어 최종 승압된 전압이 출력 되도록 구성된 것을 특징으로 한다.
또한, 펌핑 회로 각각은 상기 제 1 및 제 2 입·출력 단자 간에 교차로 접속된 한쌍의 PMOS 트랜지스터와, 상기 제 1 및 제 2 입력단자에 각기 접속되며, 상기 제 1 및 제 2 클럭신호가 각각 입력되는 펌핑 캐패시터를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 승압 회로도.
도 2(a)는 본 발명에 따른 승압 회로도.
도 2(b)는 도 2(a)를 설명하기 위해 도시한 클럭 파형도.
도 3(a) 및 3(b)는 도 2(b)의 클럭 상태에 따라 도 2(a)의 동작을 설명하기 위해 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 내지 N: 제 1 내지 제 N 펌핑 회로
C1 내지 Cn: 제 1 내지 제 N 펌핑 캐패시터
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2(a)는 본 발명에 따른 승압 회로도로서, 두 개의 입·출력 단자를 갖는 제 1 내지 제 N 펌핑 회로(1 내지 N)가 직렬로 접속되고, 최종단의 펌핑 회로인 제 N 펌핑 회로(N)의 출력 단자(PATH 1 및 PATH 2)가 출력단(Vpp)에 연결되어 프로그램(소거) 전압을 생성하게 된다. 상기 각단의 펌핑 회로는 상기 제 1 및 제 2 입·출력 단자 간에 교차로 연결된 한쌍의 PMOS 트랜지스터와, 상기 제 1 및 제 2 입력단에는 도 2(b)에 도시된 바와 같이 서로 180도의 위상 차를 갖는 투-페이서 클럭신호인 제 1 클럭신호(CK11) 및 제 2 클럭신호(CK12)가 입력되는 펌핑 캐패시터가 접속되게 된다. 즉, 각 펌핑 회로(1,2,...,N)의 제 1 입력 단자에 접속된 펌핑 캐패시터(C1,C3,...,Cn-1) 및 제 2 입력 단자에 접속된 펌핑 캐패시터(C2,C4,...,Cn)에는 제 1 클럭신호(CK11) 및 제 2 클럭신호(CK12)가 교차로 각각 공급되게 된다. 이러한 본 발명에 따른 승압 회로를 도 3(a) 및 3(b)를 통해 동작을 설명하면 다음과 같다.
도 3(a) 및 도 3(b)는 도 2(b)에서 제 1 클럭신호(CK11) 및 제 2 클럭신호(CK12)의 전압 상태에 따라 승압 회로의 동작을 설명하기 위해 도시한 회로도이다.
도 2(b)에서 제 1 클럭신호(CK11)가 로우 상태이고, 제 2 클럭신호(CK12)가 하이 상태일 때, 도 3(a)에서 한쌍의 트랜지스터가 서로 크로스 형태로 구성된 NMOS 트랜지스터(N1 및 N2)를 통해 공급되는 전원전압(Vcc)은 제 1 펌핑 회로(1)의 입력단인 제 1 및 제 2 노드(K1 및 K2)로 각각 공급되게 된다. 이때, 제 2 캐패시터(C2)에 인가된 클럭신호(CK12)의 전압에 의해 제 1 캐패시터(C1)는 Vcc-Vt0 전압으로 충전된다. 이후, 도 2의 제 1 클럭신호(CK11)가 하이 상태로 천이되고, 제 2 클럭신호(CK12)가 로우 상태로 천이될 때, 도 3(b)에 도시된 바와 같이 제 1 캐패시터(C1)에 인가된 제 1 클럭신호(CK11)의 전압에 의해 제 1 노드(K1)의 전위는 2Vcc-Vt0 전압으로 상승하게 된다. 이때, 제 2 캐패시터(C2)로 인가되는 제 2 클럭신호(CK12)의 전압에 의해 제 1 전달 트랜지스터(M1)가 턴온되어 제 3 캐패시터(C3)에는 Vcc-Vt0 전압이 충전된다. 동시에 하이 상태로 상승한 제 1 노드(K1)의 전압에 의해 제 2 캐패시터(C2)는 Vcc-Vt0 전압이 충전된다. 이러한 충방전 동작이 도 2(a)의 승압 회로에서 최종 펌핑 회로단 까지 반복됨에 따라 전압원으로부터 공급된 전하는 제 1 및 제 2 출력 단자(PATH 1 및 PATH 2)를 통해 부하인 한 출력 단자(Vpp)로 이동하여 전압을 상승시키게 된다. 이러한 본 발명에 따른 승압 회로는 제 1 및 제 2 클럭신호에 따라 두 전달 경로를 통해 교호로 전압을 전달 트랜지스터를 통해 출력하게 되어 전하 전달 트랜지스터의 임계전압이 몸체 효과로 인해 상승하는 것을 방지할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 두 개의 전달 경로를 갖는 각각의 펌핑 회로를 직렬로 접속하고, 최종단 펌핑 회로의 두 출력 단자를 한 출력단자에 접속하여 서로 180도의 위상차를 갖는 투-페이서 클럭신호에 따라 프로그램(소거) 전압을 생성하도록 함으로써, 전하 전달 트랜지스터의 임계전압이 몸체 효과로 인해 상승하는 것을 방지할 수 있고, 이로 인해 단일 저전원을 사용하는 플래쉬 메모리 셀에서 안정된 프로그램(소거) 전압을 생성할 수 있는 탁월한 효과가 있다.
Claims (2)
- 저전압을 전원전압으로 사용하는 플래쉬 메모리의 승압 회로에 있어서,제 1 및 제 2 입·출력 단자를 갖는 다수의 펌핑 회로가 직렬로 접속되되, 상기 각각의 펌핑 회로는 제 1 및 제 2 클럭신호에 따라 상기 제 1 및 제 2 입력단자를 통해 입력되는 전압을 승압하며, 최종단 펌핑 회로의 제 1 및 제 2 출력 단자가 한 출력단자에 접속되어 최종 승압된 전압이 출력 되도록 구성된 것을 특징으로 하는 승압 회로.
- 제 1 항에 있어서, 상기 펌핑 회로 각각은 상기 제 1 및 제 2 입·출력 단자 간에 교차로 접속된 한쌍의 PMOS 트랜지스터와,상기 제 1 및 제 2 입력단자에 각기 접속되며, 상기 제 1 및 제 2 클럭신호가 각각 입력되는 펌핑 캐패시터를 포함하여 구성된 것을 특징으로 하는 승압 회로.
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| KR1019970068359A KR100466198B1 (ko) | 1997-12-12 | 1997-12-12 | 승압회로 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101066762B1 (ko) * | 2008-09-04 | 2011-09-21 | 주식회사 하이닉스반도체 | 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자 |
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| DE19601369C1 (de) * | 1996-01-16 | 1997-04-10 | Siemens Ag | Vorrichtung zur Spannungsvervielfachung, insb. verwendbar zur Erzeugung der Löschspannung für ein EEPROM |
| KR19980055967A (ko) * | 1996-12-28 | 1998-09-25 | 김영환 | 승압 회로 |
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1997
- 1997-12-12 KR KR1019970068359A patent/KR100466198B1/ko not_active IP Right Cessation
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| KR101066762B1 (ko) * | 2008-09-04 | 2011-09-21 | 주식회사 하이닉스반도체 | 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자 |
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| KR100466198B1 (ko) | 2005-04-08 |
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