KR19990048635A - 리페어 검증 회로 - Google Patents

Abstract

본 발명은 리페어 검증 회로에 관한 것으로, 종래의 회로에 있어서는 메모리 칩의 리페어 여부를 알기 위해서는 입출력 단자마다 따로 부가회로를 추가로 구성해야 하기 때문에 레이아웃이 복잡해져 설계상에서 에러가 발생할 확률이 많고, 회로구성 면적이 넓어질 뿐 아니라 리페어 검증시 특별한 장치에 의해 높은 전압을 가하여 주고 전류의 흐름 여부를 측정해야 하기 때문에 장치나 장소에 제한을 받는 문제점이 있었다. 따라서, 본 발명은 일측단자가 칩의 미사용단자에 접속된 저항의 타측 단자를 제1엔모스 트랜지스터의 드레인 및 게이트에 공통 접속하고, 상기 제1엔모스 트랜지스터의 소오스를 제2엔모스 트랜지스터의 드레인과 게이트에 공통접속하며, 상기 제2엔모스 트랜지스터의 소오스를 일측이 접지에 연결된 퓨즈의 타측 단자에 연결하여 구성함으로써 레이아웃이 간단해 지면서 특별한 장치 없이도 상기 미사용단자와 접지사이의 저항을 멀티메터를 이용해 측정한 저항값에 따라 리페어 여부를 쉽게 검증해 낼 수 있는 효과가 있다.

Description

리페어 검증 회로

본 발명은 리페어 검증 회로에 관한 것으로, 특히 분석할 칩의 리페어 여부를 멀티메터를 이용하여 쉽게 알아볼 수 있도록 하는 리페어 검증 회로에 관한 것이다. 도1은 종래 리페어 검증 회로도로서, 이에 도시된 바와 같이 일측이 입출력 패드(I/O)와 접속된 저항(R)의 타측 단자를 엔모스 트랜지스터(NM1)의 드레인 및 게이트에 공통 접속하고 그 엔모스 트랜지스터(NM1)의 소오스를 엔모스 트랜지스터(NM2)의 드레인과 게이트에 공통접속하며, 그 엔모스 트랜지스터(NM2)의 소오스를 엔모스 트랜지스터(NM3)의 드레인, 게이트 및 엔모스 트랜지스터(NM4)의 게이트와 소오스에 공통 접속하고 엔모스 트랜지스터(NM3)의 소오스와 엔모스 트랜지스터(NM4)의 드레인을 연결하고, 상기 공통 접속점(NM3와 NM4사이)을 피모스 트랜지스터(PM1)의 소오스 및 전원전압(VCC)이 접속된 게이트에 공통접속하며, 상기 피모스 트랜지스터(PM1)의 드레인을 소오스가 접지된 엔모스 트랜지스터(NM5)의 드레인에 접속하고, 일측에 전원전압(VCC)이 인가된 퓨즈(FS)의 타측 단자를 게이트에 전원전압(VCC)이 공통 인가된 엔모스 트랜지스터(NM6),(NM7)를 통해 접지에 연결하여 상기 퓨즈(FS)와 엔모스 트랜지스터(NM6)의 드레인의 접속점을 인버터(INV1∼INV3)를 순차로 통해 상기 엔모스 트랜지스터(NM5)의 게이트에 접속하여 구성된 것으로, 이와 같이 구성된 종래 회로의 동작 과정을 설명하면 다음과 같다.

레이저 빔으로 퓨즈(FS)를 끊으면 게이트에 전원전압(VCC)이 인가된 엔모스 트랜지스터(NM6,NM7)가 턴온되므로 인버터(INV1)에 저전위가 인가되고, 그 인버터(INV1)의 고전위 출력이 인버터(INV2,INV3)를 순차로 통해, 엔모스 트랜지스터(NM5)의 게이트에 고전위로 인가되어진다.

여기서, 퓨즈(FS)를 제거한다는 의미는 메모리 칩을 메인 코어의 셀대신 여분으로 준비된 리던던시(Redundancy)를 사용한다는 것이다. 이때, 입출력 패드(I/O)에 고전압(VCC+5Vt+Ri)을(여기서 i는 저항(R)에 흐르는 전류값) 가하면 저항(R)을 통해 전압강하되어 엔모스 트랜지스터(NM1)의 게이트와 드레인에 약 VCC+5Vt가 인가된 후 엔모스 트랜지스터(NM2)의 게이트와 소오스에 상기 엔모스 트랜지스터(NM1)의 드레스홀드전압(Vt)정도가 강하된 VCC+4Vt가 인가되며, 상기와 같은 동작에 의해 엔모스 트랜지스터(NM3,NM4)에서 전압강하 됨으로써 상기 엔모스 트랜지스터(NM4)의 드레인에는 약VCC+1Vt정도의 전압이 인가된다.

이에 따라, 게이트에 전원전압(VCC)이 인가되고 소오스에 엔모스 트랜지스터(NM4)의 드레인 전압(VCC+1Vt)이 인가된 피모스 트랜지스터(PM1)가 턴온된다. 따라서, 저전위가 인버터(INV1∼INV3)를 순차로 통해 고전위로 인가된 엔모스 트랜지스터(NM5)가 턴온 상태이므로 입출력 패드(I/O)에 인가된 고전압(VCC+5Vt+Ri)에 의한 전류가 접지로 흐르게 된다. 즉, 입출력 패드(I/O)에 고전압(VCC+5Vt+Ri)을 인가하여 큰 전류의 흐름이 있으면 리페어된 칩임을 알 수 있다.

그러나, 상기 종래의 회로에 있어서는 메모리 칩의 리페어 여부를 알기 위해서는 입출력 단자마다 따로 부가회로를 추가로 구성해야 하기 때문에 레이아웃이 복잡해져 설계상에서 에러가 발생할 확률이 많고, 회로구성 면적이 넓어질 뿐 아니라 리페어 검증시 특별한 장치에 의해 높은 전압을 가하여 주고 전류의 흐름 여부를 측정해야 하기 때문에 장치나 장소에 제한을 받는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 칩에서 사용하지 않는 미사용단자에 리페어 검증 회로를 구성하여 레이아웃이 간단해 지면서 특별한 장치 없이도 상기 미사용단자와 접지사이의 저항을 멀티메터를 이용해 측정한 저항값에 따라 리페어 여부를 쉽게 검증해 낼 수 있는 리페어 검증 회로를 제공 하는데 그 목적이 있다.

도1은 종래의 리페어 검증 회로도.

도2는 본 발명의 리페어 검증 회로도.

***도면의 주요 부분에 대한 부호의 설명***

N/C : 미사용단자 R : 저항

NM1,NM2 : 엔모스 트랜지스터 FS : 퓨즈

이와 같은 목적을 달성하기 위한 본 발명의 구성은, 일측단자가 칩의 미사용단자에 접속된 저항의 타측 단자를 제1엔모스 트랜지스터의 드레인 및 게이트에 공통 접속하고, 상기 제1엔모스 트랜지스터의 소오스를 제2엔모스 트랜지스터의 드레인과 게이트에 공통접속하며, 상기 제2엔모스 트랜지스터의 소오스를 일측이 접지에 연결된 퓨즈의 타측 단자에 연결하여 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 리페어 검증 회로도로서, 이에 도시한 바와 같이 일측이 미사용단자(N/C)에 접속된 저항(R)의 타측 단자를 제1엔모스 트랜지스터(NM1)의 드레인 및 게이트에 공통 접속하고, 상기 제1엔모스 트랜지스터(NM1)의 소오스를 제2엔모스 트랜지스터(NM2)의 드레인과 게이트에 공통접속하며, 상기 제2엔모스 트랜지스터(NM2)의 소오스를 일측이 접지에 연결된 퓨즈(FS)의 타측 단자에 연결하여 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명한다.

퓨즈(FS)를 끊지 않은 즉 리페어되지 않은 칩을 멀티메터를 이용하여 칩의 미사용단자(N/C)와 접지와의 단자저항을 측정한다면 멀티메터의 일측측정단자에서 나오는 전압이 미사용단자(N/C)에 인가되고 저항(R)을 통해 엔모스 트랜지스터(NM1,NM2)가 턴온되어 퓨즈(FS)를 통해 접지에 연결된 멀티메터의 타측측정단자와 폐회로가 구성되어 저항 및 엔모스 트랜지스터(NM1,NM2)에 의한 저항값이 측정 되어진다. 그러나 종래에 설명한 바와 같이 메모리 칩을 메인 코어의 셀 대신 여분으로 준비된 리던던시를 사용한다는 의미로 레이저 빔에 의해 퓨즈(FS)를 끊으면 개회로가 되어 멀티메터에는 무한대의 저항값이 측정되어, 멀티메터에서 측정되는 저항값에 의해 리페어가 검증된다.

이상에서 설명한 바와 같이 본 발명 리페어 검증 회로는 칩에서 사용하지 않는 미사용단자에 리페어 검증 회로를 구성하여 레이아웃이 간단해 지면서 특별한 장치 없이도 상기 미사용단자와 접지사이의 저항을 멀티메터를 이용해 측정한 저항값에 따라 리페어 여부를 쉽게 검증해 낼 수 있는 효과가 있다.

Claims (1)

1. 일측단자가 칩의 미사용단자에 접속된 저항의 타측 단자를 제1엔모스 트랜지스터의 드레인 및 게이트에 공통 접속하고, 상기 제1엔모스 트랜지스터의 소오스를 제2엔모스 트랜지스터의 드레인과 게이트에 공통접속하며, 상기 제2엔모스 트랜지스터의 소오스를 일측이 접지에 연결된 퓨즈의 타측 단자에 연결하여 구성된 것을 특징으로 하는 리페어 검증 회로.