KR100214849B1 - 반도체 디바이스의 콘택 테스트 장치 - Google Patents
반도체 디바이스의 콘택 테스트 장치 Download PDFInfo
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Abstract
본 발명은, 다수개의 반도체 장치에서 전원 라인과 그라운드 라인이 제대로 콘택되었는지를 테스트 할 수 있는 반도체 디바이스의 콘택 테스트 장치에 관한 것으로, 패키지 상에서, 어떠한 라인과도 연결되지 않은 핀(pin)을 이용하여, 전원 라인이 접속 여부를 판정하는 수단과, 그라운드 라인의 접속 여부를 판정하는 수단과, 전원 라인 및 그라운드 라인이 인쇄회로 기판에 정확히 콘택 되었는지 확인하는 수단을 구비하여, 전원 라인 및 그라운드 라인이 인쇄회로 기판상에 제대로 콘택되었는지의 여부를 손쉽게 테스트하여, 반도체 디바이스의 특성이 디그래이드(degrade)되지 않게 한다.
Description
본 발명은 반도체 디바이스의 콘택 테스트 장치에 관한 것으로, 보다 자세하게는 다수개의 반도체 장치에서 전원 라인과 그라운드 라인이 제대로 콘택되었는지를 테스트 할 수 있는 반도체 디바이스의 콘택 테스트 장치에 관한 것이다.
종래에는, 반도체 디바이스들 각각의 전원 라인과, 그라운드 라인들은 인쇄 회로 기판의 전원 입력부와 그라운드 단자에 각각 콘택 또는 납땜되어, 공통으로 입력 전원이 인가되고, 공통으로 그라운드되도록 되어 있다.
그러나, 종래와 같이, 인쇄 회로 기판의 전원 입력부와 그라운드 단자에 일괄적으로 콘택 또는 납땜을 하게 되면, 개중에 전원 라인과 그라운드 라인은 인쇄 회로 기판의 전원 입력부와 그라운드 단자에 제대로 콘택 또는 납땜되지 않는 라인이 발생하게 된다.
이와같이, 소수개의 라인이 콘택 또는 납땜이 되지 않아도 디바이스는 오동작을 하거나, 동작을 멈춰 버리지는 않지만, 디바이스의 특성 즉, 스피드 면이 상당히 저하되는 문제점이 발생하게 된다.
따라서, 상기와 같은 종래의 문제점을 해결하기 위하여, 본 발명은, 인쇄 회로 기판의 전원 입력부와 그라운드 단자에 전원 라인과 그라운드 라인이 정확히 콘택 또는 납땜이 이루어졌는지를 확인하여 디바이스 특성을 향상시킬수 있는 반도체 디바이스의 콘택 테스트 장치를 제공하는 것을 목적으로 한다.
도1은 본 발명의 콘택 테스트 장치를 설명하기 위한 회로도.
*도면의 주요 부분에 대한 부호의 설명*
1: 제 1 판정 수단2: 제 2 판정 수단
3: 콘택 확인 수단
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 다수개의 전원 라인이 입력되어, 전원라인이 인쇄 회로 기판에 정확히 콘택되었는가를 확인하는 제 1 판정 수단; 그라운드 라인이 입력되어, 그라운드 라인이 인쇄 회로 기판에 정확히 콘택되었는가를 확인하는 제 2 판정 수단; 상기 제 1 판정 수단과 제 2 판정 수단이 입력되어, 전원 라인과 콘택 라인이 모두 인쇄 회로 기판에 정확히 콘택되었는가를 확인하는 콘택 확인 수단을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 패키지 상에서 어떠한 라인과도 연결되지 않은 핀을 이용하여, 전원 라인이 접속 여부를 판정하는 수단과, 그라운드 라인의 접속 여부를 판정하는 수단과, 전원 라인 및 그라운드 라인이 인쇄회로 기판에 정확히 콘택 되었는지 확인하는 수단을 구비하여, 전원 라인 및 그라운드 라인이 인쇄회로 기판상에 제대로 콘택되었는지의 여부를 손쉽게 테스트함으써, 반도체 디바이스의 스피드 특성의 저하를 방지할 수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 1은 본 발명에 따른 반도체 디바이스의 콘택 테스트 장치를 개략적으로 나타낸 도면이다.
도 1을 참조하여, 본 발명은 반도체 디바이스의 콘택 테스트 장치는, 다수개의 전원 라인(Vcc)이 입력되어, 전원 라인(Vcc)이 인쇄 회로 기판에 정확히 콘택되었는가를 확인하는 제 1 판정 수단(1)과, 그라운드 라인(GND)이 입력되어, 그라운드 라인(GND)이 인쇄 회로 기판에 정확히 콘택되었는가를 확인하는 제 2 판정 수단(2)과, 상기 제 1 판정 수단(1)과 제 2 판정 수단(2)이 입력되어, 전원 라인과 콘택 라인이 모두 인쇄 회로 기판에 정확히 콘택되었는가를 확인하는 콘택 확인 수단(3)이 구비된다.
제 1 판정 수단(1)은, 다수개의 전원 라인(Vcc)의 수만큼 구비된 N모스 트랜지스터(이하 N모스:N1,N2.....)가 구비된다. 이 N모스(N1, N2....)는, 반도체 소자의 다수개의 접속 핀 중 어떠한 라인과도 접속되지 않은 접속핀(nc1: 이하 제 1 접속핀)과 게이트 전극이 연결되고, 다수개의 전원 라인은, 각각의 N모스의 소오스단에 연결되며, 각각의 N모스(N1, N2....)의 드레인에는 전원 라인의 수만큼의 입력을 가지는 낸드 게이트(11)의 입력단에 접속된다. 여기서, 낸드 게이트(11)의 출력은 제 1 판정 수단(1)의 출력이 된다.
제 2 판정 수단(2)은 다수개의 그라운드 라인(GND)의 수만큼 구비된 N모스(N21,N22,N23....)와 각각의 N모스(N21,N22,N23....)의 드레인 단에 연결된 노어 게이트(21)가 구비된다. 이 N모스(N21,N22,N23....)의 게이트 전극에는 제 1 판정 수단(1)의 N모스와 동일한 신호 즉, 제 1 접속핀(nc1)이 연결되고, 소오스단은 그라운드 라인(GND)과 각각 접속되며, 각각의 드레인단에는 인버터(inv1,inv2,inv3...)에 의하여 반전된 제 1 판정 수단(1)의 출력 신호가 접속되고, 각각의 모스 트랜지스터의 드레인단의 신호는 그라운드 라인(GND)의 수만큼의 입력을 갖는 노어 게이트(21)에 입력된다. 여기서, 노어 게이트(21)의 출력은 제 2 판정 수단(2)의 출력이 된다.
콘택 확인 수단(3)은 2 입력 제 2 낸드 게이트(31)로 구성되며, 제 2 낸드 게이트의 제 1 입력단에는 인버터(32)에 의하여 반전된 제 1 판정 수단(1)의 출력 신호가 입력되고, 제 2 입력단에는 제 2 판정 수단(2)의 출력 신호가 입력된다. 여기서, 제 2 낸드 게이트(31)의 출력은 콘택 확인 수단(3)의 출력이 되고, 이 출력단은 반도체 디바이스에서 어떠한 라인과도 접속되지 않는 제 2 접속핀(nc2)에 접속된다.
이와같은 구성을 갖는 반도체 디바이스의 콘택 테스트 장치는, 제 1 접속핀(nc1)에 하이 신호를 인가되면, 콘택 확인 장치로서 동작되고, 로우 신호가 인가되면, 콘택 테스트 장치로서의 동작이 멈추게 된다.
따라서, 제 1 접속핀(nc1)에 하이 신호가 인가되면, 제 1 판정 수단(1)의 N모스(N1,N2,N3....)와 제 2 판정 수단(2)의 N모스(N21,N22,N23....)가 턴온된다.
그러면, 제 1 판정 수단(1)에서, N모스(N1,N2,N3....)의 소오스, 도면 상에서 각각의 A 노드에서는, 전원 라인(Vcc) 콘택되었을 경우에만 하이값을 갖게되고, 이 값들이 낸드 게이트(11)을 통과하게되면, 각각의 A노드의 값이 모두 하이일때, 즉, 전원라인이 모두 콘택되었으면, 낸드 게이트(11)의 출력은 로우 값을 갖고, 전원 라인 중 어느 하나라도 제대로 콘택되지 않았을 경우에는 낸드 게이트(11)의 출력은 하이가 된다.
또한, 그라운드 라인(GND)의 접속 확인은, 전원 라인(Vcc)이 모두 콘택되어, 제 1 판정 수단(1)의 출력이 로우 로 가정하여 설명하면, 제 2 판정 수단(2)에서, 노드B 즉, 인버터(inv1, inv2, inv3...)에 의하여 반전된 제 1 판정 수단(1)의 출력은 모두 하이가 된다. 이때, 그라운드 라인(GND)과 N모스의 소오스가 모두 정확히 접속되었을 경우에는, 전압이 모두 그라운드로 흐르게 되어, 노드 B는 로우 값을 갖게되고, 어느 하나라도 그라운드 라인(GND)과 접속이 되지 않았을 경우에는, 노드 B는 하이 값을 갖게된다. 따라서, 그라운드 라인(GND)과 인쇄회로 기판이 정확이 접속되면, 노어 게이트(21)의 출력은 하이가 된다.
그러면, 콘택 확인 수단(3)의 2입력 제 2 낸드 게이트(31)에는 반전된 제 1 판정 수단(1)의 출력 신호와, 제 2 판정 수단(2)의 출력 신호가 입력된다. 즉, 전원 라인(Vcc)과 그라운드 라인(GND)이 인쇄 회로 기판에 모두 정확히 콘택되어지면, 제 1 입력 및 제 2 입력 모두에 하이신호가 인가되어, 제 2 접속핀(nc2)에 나타나는 신호는 로우 가되고, 어느 하나라도 정확히 콘택되어 지지 않으면, 제 2 접속핀(nc2)에는 하이 값을 갖게되어, 공정자 또는 엔지니어가 전원 라인(Vcc)과 그라운드 라인(GND)이 접속 상태를 정확히 테스트할 수 있다.
이상에서 자세히 설명되어진 바와 같이, 본 발명에 의하면, 어떠한 라인과도 연결되지 않은 핀을 이용하여, 전원 라인이 접속 여부를 판정하는 수단과, 그라운드 라인의 접속 여부를 판정하는 수단과, 전원 라인 및 그라운드 라인이 인쇄회로 기판에 정확히 콘택 되었는지 확인하는 수단을 구비하여, 전원 라인 및 그라운드 라인이 인쇄회로 기판상에 제대로 콘택되었는지의 여부를 손쉽게 테스트하여, 반도체 디바이스의 스피드 특성이 개선된다.
Claims (5)
- 다수개의 전원 라인이 입력되어, 전원라인이 인쇄 회로 기판에 정확히 콘택되었는가를 확인하는 제 1 판정 수단;그라운드 라인이 입력되어, 그라운드 라인이 인쇄 회로 기판에 정확히 콘택되었는가를 확인하는 제 2 판정 수단;상기 제 1 판정 수단과 제 2 판정 수단이 입력되어, 전원 라인과 콘택 라인이 모두 인쇄 회로 기판에 정확히 콘택되었는가를 확인하는 콘택 확인 수단을 구비하는 것을 특징으로 하는 반도체 디바이스의 콘택 테스트 장치.
- 제 1 항에 있어서, 상기 제 1 판정 수단은, 다수개의 전원 라인의 수만큼 구비된 N모스 트랜지스터와, 상기 각각의 모스 트랜지스터의 소오스 단에 연결되고, 소오스 단 만큼의 입력을 갖는 낸드 게이트를 포함하고, 상기 모스 트렌지스터의 게이트 전극은 어떠한 라인과도 접속되지 않는 접속핀에 연결되며, 드레인단에는 전원 라인이 연결되는 것을 특징으로 하는 반도체 디바이스의 콘택 테스트 장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 판정 수단은, 게이트 전극에는 상기 제 1 판정 수단의 N 모스 트랜지스터의 게이트 입력과 동일 입력 신호가 인가되고, 소오스에는 그라운드 라인이 각각 접속되며, 드레인에는 반전된 제 1 판정수단의 출력값이 인가되며, 다수개의 그라운드 라인의 수만큼 구비된 N모스 트랜지스터와, 상기 각각의 N 모스 트랜지스터의 드레인단에 연결되는 그라운드 라인의 수만큼의 입력을 갖는 노어 게이트를 포함하는 것을 특징으로 하는 반도체 디바이스의 콘택 테스트 장치.
- 제 1 항에 있어서, 상기 콘택 확인 수단은, 반전된 제 1 판정 수단의 출력 신호와, 제 2 판정 수단의 출력신호가 인가되는 낸드 게이트로 구성되는 것을 특징으로 하는 반도체 디바이스의 콘택 테스트 장치.
- 제 3 항에 있어서, 상기 반도체 디바이스의 콘택 테스트 장치는,제 1 판정 수단과 제 2 판정 수단의 N모스 트랜지스터의 게이트 전극에 하이 신호의 인가시 동작하는 것을 특징으로 하는 반도체 디바이스의 콘택 테스트 장치.
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