KR19990048162A - 동기식 디램 반도체 장치의 내부 전압 발생기 - Google Patents

동기식 디램 반도체 장치의 내부 전압 발생기 Download PDF

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Abstract

차동 증폭기와 기준 전압 발생기 및 기준 전압 제어기를 구비하는 동기식 디램 반도체 장치의 내부 전압 발생기가 개시된다. 상기 차동 증폭기는 외부로부터 인가되는 소정의 전압을 내부에서 발생되는 기준 전압과 비교하고 그 차이 전압을 증폭하여 내부 전압으로서 출력한다. 상기 기준 전압 발생기는 상기 기준 전압을 발생한다. 상기 기준 전압 제어기는 상기 기준 전압 발생기에 연결되며 외부로부터 인가되는 제어 신호에 응답하여 상기 기준 전압의 레벨을 조정한다. 따라서 외부로부터 인가되는 제어 신호에 의하여 내부 전압 레벨이 조정될 수 있다.

Description

동기식 디램 반도체 장치의 내부 전압 발생기
본 발명은 동기식 디램 반도체 장치에 관한 것으로서, 특히 내부 전압 발생기에 관한 것이다.
동기식 디램 반도체 장치의 내부 전압 발생기는 외부로부터 소정의 전압을 입력하고 동기식 디램 반도체 장치의 내부에 필요한 내부 전압을 발생한다. 내부 전압 발생기는 외부로부터 입력되는 소정의 전압이 변동률이 크기 때문에 이를 변동률이 적고 내부 회로에 적합한 내부 전압으로 변환하기 위한 것이다.
도 1은 종래의 동기식 디램 반도체 장치의 내부 전압 발생기의 회로도이다. 도 1을 참조하면, 종래의 동기식 디램 반도체 장치의 내부 전압 발생기는 차동 증폭기(101)와 기준 전압 발생기(103)로 구성된다.
상기 차동 증폭기(101)는 외부로부터 인가되는 소정의 전압(VREF)을 내부에서 발생되는 기준 전압(V1)과 비교하고 그 차이 전압을 증폭하여 내부 전압(VREFP)으로서 출력한다. 상기 차동 증폭기(101)는 상기 소정의 전압(VREF)이 게이트에 인가되는 제1 NMOS 트랜지스터(111)와, 상기 기준 전압(V1)이 게이트에 인가되는 제2 NMOS 트랜지스터(112)와, 상기 제1 및 제2 NMOS 트랜지스터들(111,112)의 소오스들에 드레인이 공통으로 연결되고 상기 소정의 전압(VREF)이 게이트에 인가되며 소오스는 접지되는 제3 NMOS 트랜지스터(113)와, 상기 제1 NMOS 트랜지스터(111)의 드레인에 드레인이 연결되고 소오스에 전원 전압(Vdd)이 인가되는 제1 PMOS 트랜지스터(121)와, 상기 제2 NMOS 트랜지스터(112)의 드레인과 상기 제1 PMOS 트랜지스터(121)의 게이트에 드레인과 소오스가 공통으로 연결되며 소오스에 상기 전원 전압(Vdd)이 인가되는 제2 PMOS 트랜지스터(122), 및 상기 제1 PMOS 트랜지스터(121)의 드레인에 게이트가 연결되고 소오스에 상기 전원 전압(Vdd)이 인가되며 드레인으로부터 상기 내부 전압(VREFP)이 출력되는 제3 PMOS 트랜지스터(123)로 구성된다.
상기 차동 증폭기(101)의 동작을 살펴보기로 한다. 외부로부터 상기 소정의 전압(VREF)이 인가되면 상기 차동 증폭기(101)에 인가되면 상기 제3 NMOS 트랜지스터(113)는 턴온(turn-on)된다. 상기 제3 NMOS 트랜지스터(113)는 상기 소정의 전압(VREF)이 상기 제3 NMOS 트랜지스터(113)의 문턱 전압보다 높은 한 계속 턴온 상태로 유지된다.
먼저, 상기 소정의 전압(VREF)이 상기 기준 전압(V1)보다 높은 경우에 관해 설명한다. 상기 소정의 전압(VREF)이 상기 기준 전압(V1)보다 높으면 상기 제1 NMOS 트랜지스터(111)가 상기 제2 NMOS 트랜지스터(112)보다 많이 턴온된다. 그러면 상기 제3 PMOS 트랜지스터(123)의 게이트는 접지 전압 레벨로 낮아지고 그로 인하여 상기 제3 PMOS 트랜지스터(123)를 통해서 흐르는 전류의 양이 많아지게 된다. 상기 제3 PMOS 트랜지스터(123)를 통하여 흐르는 전류의 양이 많아지면 상기 내부 전압(VREFP)이 높아진다.
상기 내부 전압(VREFP)이 높아지면, 상기 기준 전압(V1)도 높아진다. 상기 기준 전압(V1)이 높아지면 상기 제2 NMOS 트랜지스터(112)를 통해서 흐르는 전류의 양이 증가한다. 그러면 상기 제1 및 제2 PMOS 트랜지스터들(121,122)의 게이트들의 전위는 낮아지게 되어 상기 제1 및 제2 PMOS 트랜지스터들(121,122)을 통해서 흐르는 전류의 양이 증가한다. 상기 제1 및 제2 PMOS 트랜지스터들(121,122)을 통해 흐르는 전류의 양이 증가하면 상기 제1 NMOS 트랜지스터(111)의 드레인에 인가되는 전압이 증가하게 되고, 그로 인하여 상기 제3 PMOS 트랜지스터(123)는 턴온 정도가 약해진다. 상기 제3 PMOS 트랜지스터(123)의 턴온 정도가 약해지면 상기 내부 전압(VREFP)은 낮아진다. 상기 내부 전압(VREFP)이 낮아지면 상기 기준 전압(V1)은 다시 낮아지고 그로 인하여 상기 제2 NMOS 트랜지스터(112)를 통해 흐르는 전류의 양이 감소하게 되며 따라서 상기 내부 전압(VREFP)은 다시 증가한다. 이와 같은 과정이 반복되면서 상기 내부 전압(VREFP)은 일정하게 유지된다.
상기 기준 전압 발생기(103)는 상기 기준 전압(V1)을 발생한다. 상기 기준 전압 발생기(103)는 상기 내부 전압(VREFP)이 소오스에 인가되고 게이트와 드레인이 공통으로 연결되며 상기 드레인으로부터 상기 기준 전압(V1)을 출력하는 제4 PMOS 트랜지스터(124), 및 상기 제4 NMOS 트랜지스터(124)의 드레인에 소오스가 연결되고 게이트와 드레인이 공통으로 접지되는 제5 PMOS 트랜지스터(125)로 구성된다.
상기 제4 PMOS 트랜지스터(124)의 내부 저항과 상기 제5 PMOS 트랜지스터(125)의 내부 저항은 동일하므로 상기 기준 전압(V1)은 상기 내부 전압(VREFP)의 절반값이 된다.
상기 도 1을 통하여 설명한 바대로 종래의 동기식 디램 반도체 장치의 내부 전압 발생기에서는 항상 일정한 레벨의 내부 전압(VREFP)이 발생된다. 칼럼 어드레스 스트로브 래이턴시(Column Address Strobe Latency)에 따른 고주파 동작을 실현하기 위해서는 내부 전압(VREFP)을 조정해야할 경우가 발생하게된다. 그런데 종래의 내부 전압 발생기(101)에서는 내부 전압(VREFP)이 조정되지 않기 때문에 칼럼 어드레스 스트로브 신호에 따른 고주파 동작을 실현할 수가 없다.
따라서, 본 발명이 이루고자하는 기술적 과제는 제어 신호에 의해 내부 전압 조정이 가능한 동기식 디램 반도체 장치의 내부 전압 발생기를 제공하는데 있다.
도 1은 종래의 동기식 디램 반도체 장치의 내부 전압 발생기의 회로도.
도 2는 본 발명에 따른 동기식 디램 반도체 장치의 내부 전압 발생기의 회로도.
상기 기술적 과제를 이루기 위하여 본 발명은, 차동 증폭기와 기준 전압 발생기 및 기준 전압 제어기를 구비하는 동기식 디램 반도체 장치의 내부 전압 발생기를 제공한다.
상기 차동 증폭기는 외부로부터 인가되는 소정의 전압을 내부에서 발생되는 기준 전압과 비교하고 그 차이 전압을 증폭하여 내부 전압으로서 출력한다.
상기 기준 전압 발생기는 상기 기준 전압을 발생한다.
상기 기준 전압 제어기는 상기 기준 전압 발생기에 연결되며 외부로부터 인가되는 제어 신호에 응답하여 상기 기준 전압의 레벨을 조정한다.
바람직하기는 상기 차동 증폭기는 상기 소정의 전압이 게이트에 인가되는 제1 NMOS 트랜지스터와, 상기 기준 전압이 게이트에 인가되는 제2 NMOS 트랜지스터와, 상기 제1 및 제2 NMOS 트랜지스터들의 소오스들에 드레인이 공통으로 연결되고 상기 소정의 전압이 게이트에 인가되며 소오스는 접지되는 제3 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 드레인에 드레인이 연결되고 소오스에 전원 전압이 인가되는 제1 PMOS 트랜지스터와, 상기 제2 NMOS 트랜지스터의 드레인과 상기 제1 PMOS 트랜지스터의 게이트에 드레인과 소오스가 공통으로 연결되며 소오스에 상기 전원 전압이 인가되는 제2 PMOS 트랜지스터, 및 상기 제1 PMOS 트랜지스터의 드레인에 게이트가 연결되고 소오스에 상기 전원 전압이 인가되며 드레인으로부터 상기 내부 전압이 출력되는 제3 PMOS 트랜지스터를 구비한다.
또 바람직하기는 상기 기준 전압 발생기는 상기 내부 전압이 소오스에 인가되고 게이트와 드레인이 공통으로 연결되며 상기 드레인으로부터 상기 기준 전압을 출력하는 제4 PMOS 트랜지스터와, 상기 제4 NMOS 트랜지스터의 드레인에 소오스가 연결되고 게이트와 드레인이 공통으로 연결되는 제5 PMOS 트랜지스터, 및 상기 제5 NMOS 트랜지스터의 드레인과 상기 기준 전압 제어기에 소오스가 연결되고 게이트와 드레인이 공통으로 접지되는 제6 PMOS 트랜지스터를 구비한다.
또한, 바람직하기는 상기 기준 전압 제어기는 상기 제어 신호가 액티브되면 활성화되어 상기 기준 전압 발생기의 기준 전압 레벨을 상승시키는 스위칭 수단이다.
상기 본 발명에 따르면, 외부로부터 인가되는 제어 신호에 의하여 내부 전압 레벨이 조정될 수 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 동기식 디램 반도체 장치의 내부 전압 발생기의 회로도이다. 도 2를 참조하면, 본 발명에 따른 동기식 디램 반도체 장치는 내부 전압 발생기는 차동 증폭기(201)와 기준 전압 발생기(203) 및 기준 전압 제어기(205)를 구비한다.
상기 차동 증폭기(201)는 외부로부터 인가되는 소정의 전압(VREF)을 내부에서 발생되는 기준 전압(V1)과 비교하고 그 차이 전압을 증폭하여 내부 전압(VREFP)으로서 출력한다. 상기 차동 증폭기(201)는 상기 소정의 전압(VREF)이 게이트에 인가되는 제1 NMOS 트랜지스터(211)와, 상기 기준 전압(V1)이 게이트에 인가되는 제2 NMOS 트랜지스터(212)와, 상기 제1 및 제2 NMOS 트랜지스터(212)들의 소오스들에 드레인이 공통으로 연결되고 상기 소정의 전압(VREF)이 게이트에 인가되며 소오스는 접지되는 제3 NMOS 트랜지스터(213)와, 상기 제1 NMOS 트랜지스터(211)의 드레인에 드레인이 연결되고 소오스에 전원 전압이 인가되는 제3 PMOS 트랜지스터(223)와, 상기 제2 NMOS 트랜지스터(212)의 드레인과 상기 제3 PMOS 트랜지스터(223)의 게이트에 드레인과 소오스가 공통으로 연결되며 소오스에 상기 전원 전압이 인가되는 제2 PMOS 트랜지스터(222), 및 상기 제3 PMOS 트랜지스터(223)의 드레인에 게이트가 연결되고 소오스에 상기 전원 전압이 인가되며 드레인으로부터 상기 내부 전압(VREFP)이 출력되는 제3 PMOS 트랜지스터(223)를 구비한다.
상기 차동 증폭기(201)의 동작을 설명하기로 한다. 상기 차동 증폭기(201)에서 상기 소정의 전압(VREF)이 외부로부터 인가되면 상기 제3 NMOS 트랜지스터(213)는 턴온된다. 상기 제3 NMOS 트랜지스터(213)는 상기 소정의 전압(VREF)이 상기 제3 NMOS 트랜지스터(213)의 문턱 전압보다 높은 한 계속 턴온 상태로 유지된다. 만일 상기 소정의 전압(VREF)이 상기 제3 NMOS 트랜지스터(213)의 문턱 전압보다 낮으면 상기 제3 NMOS 트랜지스터(213)는 턴오프(turn-off)되어서 상기 차동 증폭기(201)는 동작하지 않게 된다.
상기 소정의 전압(VREF)이 상기 제3 NMOS 트랜지스터(213)의 문턱 전압보다 높은 경우에 있어서 상기 차동 증폭기(201)의 동작을 설명하기로 한다. 초기에 상기 기준 전압(V1)은 0볼트이다. 이 상태에서 상기 소정의 전압(VREF)이 상기 제1 NMOS 트랜지스터(211)의 게이트에 인가되면 상기 제1 NMOS 트랜지스터(211)는 턴온된다. 그러면 상기 제1 NMOS 트랜지스터(211)의 드레인 전위가 접지 전압 레벨로 낮아진다. 즉, 상기 제3 PMOS 트랜지스터(223)의 게이트 전위는 접지 전압 레벨로 낮아진다. 따라서 상기 제3 PMOS 트랜지스터(223)는 턴온된다. 상기 제3 PMOS 트랜지스터(223)가 턴온되면 상기 전원 전압에 의해 상기 제3 PMOS 트랜지스터(223)를 통해 흐르는 전류의 양이 증가하므로 상기 내부 전압(VREFP)이 발생한다.
상기 내부 전압(VREFP)이 발생하면 상기 기준 전압(V1)도 발생한다. 상기 기준 전압(V1)은 상기 내부 전압(VREFP)에 의해 결정된다. 즉, 상기 내부 전압(VREFP)이 상승하면 상기 기준 전압(V1)도 상승하고, 상기 내부 전압(VREFP)이 하강하면 상기 기준 전압(V1)도 하강한다. 상기 기준 전압(V1)의 발생에 관해서는 상기 기준 전압 발생기(203)를 설명할 때 상세히 설명하기로 한다.
상기 기준 전압(V1)이 상기 소정의 전압(VREF)보다 높으면 상기 제2 NMOS 트랜지스터(212)가 상기 제1 NMOS 트랜지스터(211)보다 많이 턴온된다. 그러면 상기 제1 및 제2 PMOS 트랜지스터(222)들의 게이트들의 전위는 접지 전압 레벨로 낮아지게 되어 상기 제1 및 제2 PMOS 트랜지스터(222)들은 턴온된다. 상기 제3 PMOS 트랜지스터(223)(223)가 턴온되면 상기 제1 NMOS 트랜지스터(211)의 드레인 전위가 높아지게 되므로 상기 제3 PMOS 트랜지스터(223)는 약하게 턴온되어 상기 내부 전압(VREFP)은 낮아진다. 그러면 상기 기준 전압(V1)은 다시 낮아져서 상기 과정을 반복하게 된다.
상기 기준 전압 발생기(203)는 상기 기준 전압(V1)을 발생한다. 상기 기준 전압 발생기(203)는 상기 내부 전압(VREFP)이 소오스에 인가되고 게이트와 드레인이 공통으로 연결되며 상기 드레인으로부터 상기 기준 전압(V1)을 출력하는 제4 PMOS 트랜지스터(224)와, 상기 제4 NMOS 트랜지스터의 드레인에 소오스가 연결되고 게이트와 드레인이 공통으로 연결되는 제5 PMOS 트랜지스터(225), 및 상기 제5 NMOS 트랜지스터의 드레인과 상기 기준 전압 제어기(205)에 소오스가 연결되고 게이트와 드레인이 공통으로 접지되는 제6 PMOS 트랜지스터를 구비한다.
상기 기준 전압 발생기(203)의 동작을 설명하기로 한다. 상기 기준 전압 발생기(203)에서 상기 제4 내지 제6 PMOS 트랜지스터들은 그 크기가 동일하므로 내부 저항값도 모두 동일하다. 그러므로 상기 기준 전압(V1)은 상기 내부 전압(VREFP)의 가 된다. 만일 상기 내부 전압(VREFP)이 증가하면 상기 기준 전압(V1)도 비례하여 증가한다. 예컨대, 상기 내부 전압(VREFP)이 3볼트이면 상기 기준 전압(V1)은 2볼트이고, 상기 내부 전압(VREFP)이 3.3볼트로 증가하면 상기 기준 전압(V1)도 2.2볼트로 증가한다.
상기 기준 전압 제어기(205)는 상기 기준 전압(V1)을 제어한다. 상기 기준 전압 제어기(205)는 상기 제어 신호(CL)를 입력하는 인버터, 및 상기 제어 신호(CL)에 의해 NMOS 트랜지스터가 게이팅되고 상기 인버터의 출력에 의해 PMOS 트랜지스터가 게이팅되며 입력단은 상기 기준 전압 발생기(203)에 연결되고 출력단은 접지되는 전송 게이트를 구비한다.
상기 제어 신호(CL)는 칼럼 어드레스 스트로브 래이턴시를 제어하는 칼럼 어드레스 스트로브 래이턴시 신호이다. 상기 제어 신호(CL)가 논리 '1'로서 액티브되면 상기 전송 게이트는 활성화되고, 상기 제어 신호(CL)가 논리 '0'으로서 인액티브되면 상기 전송 게이트는 비활성화된다. 상기 전송 게이트가 활성화되면 상기 기준 전압 발생기(203)의 제5 PMOS 트랜지스터(225)의 드레인은 곧바로 접지된다. 상기 제5 PMOS 트랜지스터(225)의 드레인이 접지되면 상기 기준 전압 발생기(203)는 제4 및 제5 PMOS 트랜지스터(225)들로만 구성되는 것과 동일하게 된다. 따라서 상기 기준 전압(V1)은 상기 내부 전압(VREFP)의 ( )이 된다. 즉, 상기 전송 게이트가 활성화될 경우 상기 내부 전압(VREFP)이 3볼트이면 상기 기준 전압(V1)은 1/5볼트로 되고, 상기 내부 전압(VREFP)이 3.3볼트이면 상기 기준 전압(V1)은 1.65볼트로 높아진다.
이와 같이, 상기 기준 전압 제어기(205)가 활성화되면 상기 기준 전압(V1)은 낮아지고, 상기 기준 전압 제어기(205)가 비활성화되면 상기 기준 전압(V1)은 원래 상태대로 유지된다. 예컨대, 상기 내부 전압(VREFP)이 3볼트인 상태에서 상기 기준 전압 제어기(205)가 비활성되어있다가 활성화되면 상기 기준 전압(V1)은 2볼트에서 1.5볼트로 낮아진다.
상기 도 2에 도시된 내부 전압 발생기의 동작을 설명하기로 한다. 처음에 상기 소정의 전압(VREF)이 상기 제1 NMOS 트랜지스터(211)의 게이트와 상기 제3 NMOS 트랜지스터(213)의 게이트에 인가되면 상기 제1 및 제3 NMOS 트랜지스터(213)들은 턴온된다. 이 때 상기 소정의 전압(VREF)은 상기 제1 및 제3 NMOS 트랜지스터(213)들의 문턱 전압들보다 높아야만 한다. 상기 제1 NMOS 트랜지스터(211)가 턴온되면 상기 제3 PMOS 트랜지스터(223)의 게이트는 접지 전압 레벨로 낮아지고 그로 인하여 상기 제3 PMOS 트랜지스터(223)는 턴온된다. 상기 제3 PMOS 트랜지스터(223)가 턴온되면 상기 내부 전압(VREFP)이 발생한다. 상기 내부 전압(VREFP)이 발생하면 상기 내부 전압(VREFP)에 의해 상기 기준 전압 발생기(203)로부터 상기 기준 전압(V1)이 발생한다.
상기 기준 전압(V1)이 발생하면 상기 제2 NMOS 트랜지스터(212)에 흐르는 전류가 증가하게되고 그로 인하여 상기 제1 및 제2 PMOS 트랜지스터(222)들의 게이트들의 전위는 접지 전압 레벨로 낮아진다. 그러면 상기 제1 및 제2 PMOS 트랜지스터(222)들은 턴온된다. 상기 제1 및 제2 PMOS 트랜지스터(222)들이 턴온되면 상기 제1 NMOS 트랜지스터(211)의 드레인의 전위가 상승하게 되어 상기 제3 PMOS 트랜지스터(223)의 턴온 상태를 약하게 만든다. 따라서 상기 제3 PMOS 트랜지스터(223)를 통해 흐르는 전류의 양이 감소되어 상기 내부 전압(VREFP)은 낮아진다.
상기 내부 전압(VREFP)이 낮아지면 상기 기준 전압(V1)도 비례하여 낮아진다. 상기 기준 전압(V1)이 낮아지면 상기 제2 NMOS 트랜지스터(212)는 약하게 턴온되므로 상기 제2 NMOS 트랜지스터(212)의 드레인의 전위는 상승한다. 그러면 상기 제1 및 제2 PMOS 트랜지스터(222)들의 게이트 전위가 상승하게되어 상기 제1 및 제2 PMOS 트랜지스터(222)들도 약하게 턴온되고 그로 인하여 상기 제1 NMOS 트랜지스터(211)의 드레인 전위는 다시 낮아진다. 상기 제1 NMOS 트랜지스터(211)의 드레인 전위가 낮아지면 상기 제3 PMOS 트랜지스터(223)는 많이 턴온되어 상기 제3 PMOS 트랜지스터(223)를 통해 흐르는 전류의 양이 증가하고 그로 인하여 상기 내부 전압(VREFP)은 다시 높아진다. 이와 같은 과정이 반복되면서 상기 내부 전압(VREFP)은 일정하게 유지된다.
그런데 때에 따라서는 상기 내부 전압(VREFP)으로 보다 높은 전압이 요구될 경우가 발생한다. 이때는 상기 제어 신호(CL)를 액티브시키면 된다. 상기 제어 신호(CL)가 액티브되면 상기 제5 PMOS 트랜지스터(225)의 드레인은 곧바로 접지되므로 상기 기준 전압(V1) 레벨은 상기 내부 전압(VREFP)의 에서 로 낮아진다. 상기 기준 전압(V1)의 레벨이 낮아지면 상기 차동 증폭기(201)의 동작을 통해서 설명한 바와 같이 상기 내부 전압(VREFP)은 높아진다.
이와 같이 높은 내부 전압(VREFP)이 필요할 경우에는 상기 제어 신호(CL)를 액티브시키면 된다.
도 2에서 상기 기준 전압 제어기(205)를 통하여 상기 기준 전압 발생기(203)의 기준 전압(V1)을 높게 만듦으로써 상기 내부 전압(VREFP)은 낮은 값으로도 발생될 수가 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 외부로부터 인가되는 제어 신호(CL)에 따라 내부 전압 발생기의 내부 전압(VREFP)이 다른 여러 가지 값으로 조정될 수가 있다.

Claims (6)

  1. 외부로부터 인가되는 소정의 전압을 내부에서 발생되는 기준 전압과 비교하고 그 차이 전압을 증폭하여 내부 전압으로서 출력하는 차동 증폭기;
    상기 기준 전압을 발생하는 기준 전압 발생기; 및
    상기 기준 전압 발생기에 연결되며 외부로부터 인가되는 제어 신호에 응답하여 상기 기준 전압의 레벨을 조정하는 기준 전압 제어기를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치의 내부 전압 발생기.
  2. 제1항에 있어서, 상기 차동 증폭기는
    상기 소정의 전압이 게이트에 인가되는 제1 NMOS 트랜지스터;
    상기 기준 전압이 게이트에 인가되는 제2 NMOS 트랜지스터;
    상기 제1 및 제2 NMOS 트랜지스터들의 소오스들에 드레인이 공통으로 연결되고 상기 소정의 전압이 게이트에 인가되며 소오스는 접지되는 제3 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 드레인에 드레인이 연결되고 소오스에 전원 전압이 인가되는 제1 PMOS 트랜지스터;
    상기 제2 NMOS 트랜지스터의 드레인과 상기 제1 PMOS 트랜지스터의 게이트에 드레인과 소오스가 공통으로 연결되며 소오스에 상기 전원 전압이 인가되는 제2 PMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 드레인에 게이트가 연결되고 소오스에 상기 전원 전압이 인가되며 드레인으로부터 상기 내부 전압이 출력되는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치의 내부 전압 발생기.
  3. 제1항에 있어서, 상기 기준 전압 발생기는
    상기 내부 전압이 소오스에 인가되고 게이트와 드레인이 공통으로 연결되며 상기 드레인으로부터 상기 기준 전압을 출력하는 제4 PMOS 트랜지스터;
    상기 제4 NMOS 트랜지스터의 드레인에 소오스가 연결되고 게이트와 드레인이 공통으로 연결되는 제5 PMOS 트랜지스터; 및
    상기 제5 NMOS 트랜지스터의 드레인과 상기 기준 전압 제어기에 소오스가 연결되고 게이트와 드레인이 공통으로 접지되는 제6 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치의 내부 전압 발생기.
  4. 제1항에 있어서, 상기 기준 전압 제어기는 상기 제어 신호가 액티브되면 활성화되어 상기 기준 전압 발생기의 기준 전압 레벨을 상승시키는 스위칭 수단인 것을 특징으로 하는 동기식 디램 반도체 장치의 내부 전압 발생기.
  5. 제4항에 있어서, 상기 스위칭 수단은
    상기 제어 신호를 입력하는 인버터; 및
    상기 제어 신호에 의해 NMOS 트랜지스터가 게이팅되고 상기 인버터의 출력에 의해 PMOS 트랜지스터가 게이팅되며 입력단은 상기 기준 전압 발생기에 연결되고 출력단은 접지되는 전송 게이트를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치의 내부 전압 발생기.
  6. 제1항에 있어서, 상기 제어 신호는 상기 동기식 디램 반도체 장치의 칼럼 어드레스 스트로브 레이턴시를 제어하는 신호인 것을 특징으로 하는 동기식 디램 반도체 장치의 내부 전압 발생기.
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