KR19990045257A - 반도체 장치 - Google Patents
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Abstract
반도체 장치가 실리콘 기판과; 이 실리콘 기판 상에 제공되어 있는 MOS 반도체 장치로서, 최외측 표면 상에 실리사이드 영역을 포함하고 있는 MOS 반도체 장치와; 이 MOS 반도체 장치를 덮고 있는 제 1 절연막과; 이 제 1 절연막 상에 제공되어 있는 커패시터 소자로서, 하측 전극, 상측 전극, 및 상기 하측 전극과 상기 상측 전극 사이에 삽입되어 강유전성 재료를 포함하고 있는 커패시터 막을 구비하고 있는 커패시터 소자와; 상기 제 1 절연막 및 상기 커패시터 소자를 덮고 있는 제 2 절연막과; 상기 MOS 반도체 장치 및 상기 커패시터 소자 상의 제 1 절연막 및 제 2 절연막에 제공되어 있는 접촉 구멍과; 상기 제 2 절연막 상에 제공되어 있는 상호 접속층으로서, 상기 MOS 반도체 장치와 상기 커패시터 소자를 서로 전기적으로 접속하는 상호 접속층을 구비하고 있고, 상기 상호 접속층의 바닥부가 티타늄 이외의 다른 전도성 재료를 포함하고 있다.
Description
본 발명은 MOS 반도체 장치, 및 높은 유전율을 가진 고유전체 재료 또는 강유전성 재료로 된 커패시터 막을 포함하고 있는 커패시터 소자를 가지고 있는 반도체 장치에 관한 것이다.
이제, 종래 반도체 장치(1000)와 이 반도체 장치를 제조하는 방법에 대해 설명한다.
도 5는 상기 반도체 장치(1000)를 나타낸 단면도이다.
도 5를 참조하면, CMOS 트랜지스터(5)가 실리콘 기판(1) 상에 형성되어 있다. 상기 CMOS 트랜지스터(5)는 소스 영역(2), 드레인 영역(3), 게이트 절연막(44) 및 게이트(4)를 포함하고 있다. 상기 소스 영역(2), 드레인 영역(3) 및 게이트(4)는 각각 실리콘으로 형성되어 있다. 제 1 절연막(7)이 산화막(6)(상기 실리콘 기판(1) 상에 형성되어 있음)과 상기 CMOS 트랜지스터(5) 상에 형성되어 있다. 상기 제 1 절연막(7)은 산화 실리콘 막과 질화 실리콘 막을 포함하고 있는 층 구조를 가지고 있다.
커패시터 소자(11)가 상기 제 1 절연막(7) 상의 소정의 위치에 형성되어 있다. 상기 커패시터 소자(11)는 백금 막으로 각각 형성된 하측 전극(8)과 상측 전극(9), 및 절연성 금속 산화물로 형성되어, 상기 하측 전극(8)과 상기 상측 전극(9) 사이에 위치된 커패시터 막(10)을 포함하고 있다. 백금은 상기 하측 전극(8)과 상기 상측 전극(9)의 재료로서 사용되는데, 그 이유는 백금은 열 처리 동안에도 상기 커패시터 막(10)에 포함된 금속 산화물과 반응하지 않고 우수한 내열성을 가지고 있기 때문이다.
산화 실리콘 막으로 형성된 제 2 절연막(12)이 상기 제 1 절연막(7)과 상기 커패시터 소자(11) 상에 제공되어 있다. 접촉 구멍(13)이 상기 제 2 절연막(12)을 통해 상기 하측 전극(14)과 상기 상측 전극(9)에까지 제공되어 있다. 또한, 접촉 구멍(14)이 상기 제 1 절연막(7)과 제 2 절연막(12)을 통해 상기 소스 영역(2)과 드레인 영역(3)에까지 제공되어 있다. 도면에 도시되지는 않았지만, 또 다른 접촉 구멍이 상기 게이트(4)에 도달하도록 제공되어 있다.
상기 CMOS 트랜지스터(5)와 커패시터 소자(11)는 상호 접속층(15)에 의해 서로 접속되어 있다. 상기 상호 접속층(15)은 티타늄 층, 질화 티타늄 층, 알루미늄 층 및 다른 질화 티타늄 층을 상기 실리콘 기판(1)으로부터 이 순서로 포함하고 있는 다층 막이다. 상기 상호 접속층(15)에서는, 상기 CMOS 트랜지스터(5)의 상기 소스 영역(2)의 표면, 드레인 영역(3)의 표면 및 게이트(4)의 표면 안으로 티타늄이 확산될 수 있도록 티타늄 층이 상기 실리콘 기판(1), 즉 상기 CMOS 트랜지스터(5)에 가장 인접하게 제공되어 있으며, 이에 따라 상기 표면들에 저저항 실리사이드가 형성된다.
다음에, 종래의 상기 반도체 장치(1000)를 제조하는 방법에 대해 설명한다.
도 6a 내지 도 6e에는 종래의 상기 반도체 장치(1000)를 제조하기 위한 제조 공정이 각각 예시되어 있다.
먼저, 도 6a에 예시된 바와 같이, 실리콘으로 각각 형성된 소스 영역(2), 드레인 영역(3) 및 게이트(4)를 포함하고 있는 CMOS 트랜지스터(5)가 실리콘 기판(1) 상에 형성된다. 상기 게이트(4)가 실제로 상기 게이트 절연막(44) 상에 제공된다. 다음에, 도 6b에 예시된 바와 같이, 제 1 절연막(7)이 실리콘 기판(1) 상에 형성된 CMOS 트랜지스터(5)와 산화막(6) 상에 형성된다. 제 1 백금층(8a), 강유전성 막(10a) 및 제 2 백금층(9a)이 이 순서로 상기 제 1 절연막(7) 상에 형성된다. 다음에, 도 6c에 도시된 바와 같이, 상기 제 1 백금층(8a), 강유전성 막(10a), 및 제 2 백금층(9a)이 하측 전극(8), 커패시터 막(10) 및 상측 전극(9)을 가지고 있는 커패시터 소자(11)를 제공하기 위해 선택적으로 에칭된다.
다음에, 도 6d에 예시된 바와 같이, 제 2 절연막(12)이 상기 제 1 절연막(7)과 커패시터 소자(11)를 덮기 위해 형성되고, 접촉 구멍(13)이 상기 제 2 절연막(12)을 통해 상기 하측 전극(8)과 상기 상측 전극(9)에까지 형성된다. 또한, 접촉 구멍(14)이 상기 제 2 절연막(12)과 제 1 절연막(7)을 통해 상기 CMOS 트랜지스터(5)의 소스 영역(2)과 드레인 영역(3)에까지 형성된다. 도면에 도시되지는 않았지만, 다른 접촉 구멍이 상기 게이트(4)에 도달하도록 제공되어 있다.
최종적으로, 도 6e에 예시된 바와 같이, 상기 CMOS 트랜지스터(5), 커패시터 소자(11), 및 다른 반도체 소자(도시되지 않음)를 서로 전기적으로 접속하기 위해, 티타늄 막, 질화 티타늄 막, 알루미늄 막, 다른 질화 티타늄 막이 이 순서로 기판 전체를 가로질러 형성되고, 다음에 이 4 층 막이 상기 상호 접속층(15)을 형성하기 위해 선택적으로 에칭된다. 도면에 도시되지는 않았지만, 상기 상호 접속층(15)은 또한 상기 게이트(4)에 접속된다. 상기 반도체 장치(1000)를 완성하기 위해 후속되는 공정이 통상적인 방법에 의해 수행된다.
종래의 상기 반도체 장치(1000)에서는, 통상적으로 백금막의 상측 전극(9)이 스퍼터링에 의해 형성되며, 이에 따라 상기 상측 전극(9)은 원주형 결정 구조를 가지게 된다. 상호 접속층(15)이 형성된 후에, 통상적으로 상기 반도체 장치(1000)는 커패시터 소자(11)의 특성을 개선하기 위해 그리고 CMOS 트랜지스터(5)와 상호 접속층(15) 사이에서 양호한 접촉 저항을 얻기 위해 열처리된다.
하지만, 이와 같은 공정에서 본 발명의 발명자들은 상기 열처리로 인해 상호 접속층(15)의 티타늄이 백금 막의 상기 원주형 결정 구조의 그레인 경계(grain boundaries)를 통해 커패시터 막(10) 안으로 확산되어 상기 커패시터 막(10)과 반응하는 경향이 있음을 발견하였다. 이 반응은 상기 커패시터 소자(11)의 특성을 열화시킨다.
본 발명은 발명 과정에서 본 발명자들에 의해 새롭게 확인된, 종래 기술에 포함된 상기 문제점을 극복하기 위해 완성되었다.
도 1은 본 발명의 일예에 따른 반도체 장치를 나타낸 단면도.
도 2는 종래의 반도체 장치의 브레이크다운 전압과 본 발명의 일예에 따른 반도체 장치의 브레이크다운 전압을 나타낸 그래프.
도 3은 종래의 반도체 장치의 데이타 보유 기간과 본 발명의 일예에 따른 반도체 장치의 데이타 보유 기간을 나타낸 그래프.
도 4a 내지 도 4e는 본 발명의 일예에 따라 반도체 장치를 제조하는 제조 공정을 나타낸 도면.
도 5는 종래의 반도체 장치를 나타낸 단면도.
도 6a 내지 도 6e는 종래의 반도체 장치를 제조하는 제조 공정을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 5 : CMOS 트랜지스터
6 : 산화막 7 : 제 1 절연막
11 : 커패시터 소자 12 : 제 2 절연막
본 발명의 반도체 장치는 실리콘 기판과; 이 실리콘 기판 상에 제공되어 있는 MOS 반도체 장치로서, 최외측 표면 상에 실리사이드 영역을 포함하고 있는 MOS 반도체 장치와; 이 MOS 반도체 장치를 덮고 있는 제 1 절연막과; 이 제 1 절연막 상에 제공되어 있는 커패시터 소자로서, 하측 전극, 상측 전극, 및 상기 하측 전극과 상기 상측 전극 사이에 삽입되어 강유전성 재료를 포함하고 있는 커패시터 막을 구비하고 있는 커패시터 소자와; 상기 제 1 절연막 및 상기 커패시터 소자를 덮고 있는 제 2 절연막과; 상기 MOS 반도체 장치 및 상기 커패시터 소자 상의 제 1 절연막 및 제 2 절연막에 제공되어 있는 접촉 구멍과; 상기 제 2 절연막 상에 제공된 상호 접속층으로서, 상기 MOS 반도체 장치와 상기 커패시터 소자를 서로 전기적으로 접속하는 상호 접속층을 구비하고 있고, 상기 상호 접속층의 바닥부가 티타늄 이외의 다른 전도성 재료를 포함하고 있다.
상기 실리사이드 영역은 티타늄 실리사이드, 코발트 실리사이드, 크롬 실리사이드, 몰리브덴 실리사이드, 텅스텐 실리사이드, 탄탈 실리사이드, 팔라듐 실리사이드, 백금 실리사이드, 바나듐 실리사이드, 및 지르코늄 실리사이드중 하나를 포함하고 있을 수도 있다.
상기 상호 접속층은 질화 티타늄 층, 알루미늄 층 및 질화 티타늄 층을 실리콘 기판으로부터 이 순서로 포함하고 있는 다층 구조와; 질화 텅스텐층, 알루미늄 층 및 질화 티타늄 층을 실리콘 기판으로부터 이 순서로 포함하고 있는 다층 구조와; 질화 탄탈 층, 알루미늄 층 및 질화 티타늄 층을 실리콘 기판으로부터 이 순서로 포함하고 있는 다층 구조와; 질화 텅스텐 층, 알루미늄 층 및 질화 티타늄 층을 실리콘 기판으로부터 이 순서로 포함하고 있는 다층 구조중 하나의 다층 구조를 포함하고 있을 수도 있다.
상기 상측 전극은 산화 이리듐 층을 포함하고 있을 수도 있다.
따라서, 여기서 설명한 본 발명에 의해, 상호 접속층의 바닥부에 티타늄을 제공하지 않고 상호 접속층을 이용하여 MOS 반도체 소자와 커패시터 소자가 이들 사이의 작은 전기 저항을 가지고 서로 전기적으로 접속됨으로써 상기 커패시터 소자의 특성의 열화가 방지되는 반도체 장치를 제공하는 이점이 가능해진다.
본 발명의 상기 이점 및 기타 다른 이점은 첨부 도면을 참조하여 이하의 상세한 설명을 읽고 이해할 때 당업자에게 명백해진다.
이제, 본 발명의 일예에 대해 도 1 내지 도 4e를 참조하여 설명한다.
도 1은 본 발명의 예에 따른 반도체 장치(100)를 나타낸 단면도이다.
도 1을 참조하면, CMOS 트랜지스터(5)가 실리콘 기판(1) 상에 형성되어 있다. 상기 CMOS 트랜지스터(5)는 소스 영역(2), 드레인 영역(3), 게이트 절연막(44), 및 게이트(4)를 포함하고 있다. 종래의 반도체 장치(1000)의 CMOS 트랜지스터(5)와는 달리, 저저항 티타늄 실리사이드 영역(2a,3a)이 상기 소스 영역(2)의 표면과 상기 드레인 영역(3)의 표면 상에 자기 정렬식으로 각각 형성되어 있다. 다른 실리사이드 영역이 상기 게이트(4)의 표면 상에 형성될 수도 있다.
제 1 절연막(7)이 상기 실리콘 기판(1) 상에 형성된 산화막(6), 및 상기 CMOS 트랜지스터(5) 상에 형성되어 있다. 상기 제 1 절연막(7)은 산화 실리콘 막과 질화 실리콘 막을 포함하고 있는 층 구조를 가지고 있다. 커패시터 소자(11)가 상기 제 1 절연막(7) 상의 소정의 위치에 형성되어 있다. 상기 커패시터 소자(11)는 하측 전극(8), 상측 전극(9), 및 절연 금속 산화물로 형성되어, 상기 하측 전극(8)과 상기 상측 전극(9) 사이에 위치된 커패시터 막(10)을 포함하고 있다. 상기 하측 전극(8)과 상기 상측 전극(9)은 백금 막으로 형성되는 것이 바람직하며, 그 이유는 백금은 열처리 동안에도 상기 커패시터 막(10)에 포함되어 있는 금속 산화물과 반응하지 않고 우수한 내열성을 가지고 있기 때문이다.
상기 커패시터 막(10)의 강유전성 재료로서, 예컨대 비스무트 층 페로브스키트(bismuth layered perovskite) 구조를 가지고 있는 절연 금속 산화물이 사용될 수도 있다. 강유전성 재료로는 레드 지르코네이트 티타네이트(lead zirconate titanate), 바륨 티타네이트(barium titanate) 등이 흔히 사용되지만, 비스무트 층 페로브스키트 구조를 가진 상기 강유전성 재료가 전하 보유 특성 및 극성 반전 특성에 있어서 다른 재료보다 훨씬 우수하다. 따라서, 이와 같은 강유전성 재료를 사용함으로써 고성능 메모리 장치를 제조할 수 있다.
산화 실리콘 막으로 형성된 제 2 절연막(12)이 상기 제 1 절연막(7) 및 커패시터 소자(11) 상에 제공되어 있다. 접촉 구멍(13)이 상기 제 2 절연막(12)을 통해 상기 하측 전극(8)과 상측 전극(9)에까지 제공되어 있다. 접촉 구멍(14)이 상기 제 1 절연막(7) 및 상기 제 2 절연막(12)을 통해 상기 소스 영역(2) 및 드레인 영역(3)에까지 제공되어 있다.
상기 CMOS 트랜지스터(5)와 커패시터 소자(11)는 상호 접속층(25)에 의해 서로 접속되어 있다. 상기 상호 접속층(25)은 질화 티타늄 층, 알루미늄 층 및 다른 질화 티타늄 층을 상기 실리콘 기판(1)으로부터 이 순서로 포함하고 있는 다층 막이다.
상기 CMOS 트랜지스터(5)의 소스 영역(2)의 최외측 표면 및 드레인 영역(3)의 최외측 표면은 실리사이드로 형성되어 있기 때문에, 상기 상호 접속층(25)의 바닥부에서의 티타늄의 사용 없이 상기 상호 접속층(25)과 상기 CMOS 트랜지스터(5) 사이에서 양호한 전기 접촉이 제공된다. 종래 기술에서는, 실리사이드 영역을 제공하기 위해 티타늄이 실리콘 안으로 확산될 수 있도록 상기 상호 접속층(15)의 바닥부에 티타늄 층을 제공해야 한다. 이에 반해, 본 발명의 상기 반도체 장치(100)에서는 상기 목적을 위해 상기 상호 접속층(25)의 바닥부에 티타늄을 제공할 필요가 없다. 본 발명은 상측 전극(9)을 통해 커패시터 막(10) 안으로 티타늄이 확산함으로써 생기는 커패시터 막(10)의 특성의 열화를 방지할 수 있다는 점에 있어서 유리하다.
또한, 상기 실리사이드 영역(2a,3a)은 확산 공정이 포함되어 있지 않기 때문에, 설계된 구성에서 안정적으로 얻어질 수 있다.
도 2는 종래의 반도체 장치(1000)의 브레이크다운 전압과 본 발명의 일예에 따른 반도체 장치(100)의 브레이크다운 전압을 나타낸 그래프이다. 도 2로부터 명백한 바와 같이, 본 발명은 반도체 장치의 브레이크다운 전압을 대략 20 V에서 대략 40 V로 개선시킨다(대략 2 배 개선).
도 3은 종래의 반도체 장치(1000)의 데이타 보유 기간과 본 발명의 일예에 따른 반도체 장치(100)의 데이타 보유 기간을 나타낸 그래프이다. 도 3으로부터 명백한 바와 같이, 본 발명은 반도체 장치의 데이타 보유 기간을 대략 1 년에서 대략 10년으로 개선시킨다(대략 10 배 개선).
이제, 본 발명의 일예에 따라 반도체 장치(100)를 제조하는 방법에 대해 설명한다.
도 4a 내지 도 4e에는 반도체 장치(100)를 제조하기 위한 제조 공정이 각각 예시되어 있다.
먼저, 도 4a에 예시된 바와 같이, CMOS 트랜지스터(5)가 실리콘 기판(1) 상에 형성된다. 상기 CMOS 트랜지스터(5)는 최외측 표면이 각각 실리콘인 소스 영역(2), 드레인 영역(3) 및 게이트(4)를 포함하고 있다. 실제로, 상기 게이트(4)는 예컨대 산화 실리콘층으로 형성된 게이트 절연막(44) 상에 형성된다. 다음에, 저저항 티타늄 실리사이드 영역(2a,3a)이 상기 소스 영역(2)의 표면과 드레인 영역(3)의 표면 상에 자기 정렬식으로 각각 형성된다. 상기 실리사이드 영역(2a,3a)은 일반적으로 대략 40 nm 내지 대략 80 nm의 범위, 예컨대 대략 50 nm의 범위의 두께를 각각 가지고 있다.
다음에, 도 4b에 예시된 바와 같이, 제 1 절연막(7)이 상기 실리콘 기판(1) 상에 형성되어 있는 상기 CMOS 트랜지스터(5)와 산화막(6) 상에 형성된다. 제 1 백금 층(8a), 강유전성 막(10a) 및 제 2 백금층(9a)이 이 순서로 상기 제 1 절연막(7) 상에 형성된다. 다음에, 도 4c에 예시된 바와 같이, 상기 제 1 백금 층(8a), 강유전성 막(10a) 및 제 2 백금 층(9a)은 하측 전극(8), 커패시터 막(10) 및 상측 전극(9)을 가지고 있는 커패시터 소자(11)를 제공하기 위해 선택적으로 에칭된다.
다음에, 도 4d에 예시된 바와 같이, 제 2 절연막(12)이 상기 제 1 절연막(7)과 커패시터 소자(11)를 덮기 위해 형성된다. 다음에, 접촉 구멍(13)이 제 2 절연막(12)을 통해 상기 하측 전극(8)과 상측 전극(9)에까지 형성된다. 또한, 접촉 구멍(14)이 상기 제 2 절연막(12)과 제 1 절연막(7)을 통해 상기 CMOS 트랜지스터(5)의 상기 소스 영역(2) 및 드레인 영역(3)에까지 형성된다.
최종적으로, 도 4e에 예시된 바와 같이, 상기 CMOS 트랜지스터(5), 커패시터 소자(11) 및 다른 반도체 소자(도시되지 않음)를 서로 전기적으로 접속하기 위해, 질화 티타늄 막, 알루미늄 막 및 다른 질화 티타늄 막이 기판 전체를 가로질러 상기 실리콘 기판(1)으로부터 이 순서로 형성되고, 다음에 이 3 층 막이 선택적으로 에칭됨으로써 상호 접속층(25)이 형성된다. 반도체 장치(100)를 완성하기 위해 통상적인 방법에 의해 후속되는 공정들이 수행된다.
도면에 도시되지는 않았지만, 상기 상호 접속층(25)은 예컨대 다른 접촉 구멍을 통해 상기 게이트(4)에 접속되도록 제공될 수도 있다.
상기 상호 접속층(25)은 질화 텅스텐층, 알루미늄 층 및 질화 티타늄 층을 상기 실리콘 기판(1)으로부터 이 순서로 포함하고 있는 다층 막; 질화 탄탈층, 알루미늄 층 및 질화 티타늄 층을 상기 실리콘 기판(1)으로부터 이 순서로 포함하고 있는 다층 막; 또는 질화 텅스텐층, 알루미늄 층 및 질화 티타늄 층을 상기 실리콘 기판(1)으로부터 이 순서로 포함하고 있는 다층 막일 수도 있다.
상기 티타늄 실리사이드 영역(2a,3a)은 코발트 실리사이드, 크롬 실리사이드, 몰리브덴 실리사이드, 텅스텐 실리사이드, 탄탈 실리사이드, 팔라듐 실리사이드, 백금 실리사이드, 바나듐 실리사이드 또는 지르코늄 실리사이드로 형성될 수도 있다.
또한, 이전에 언급된 바와 같이, 다른 실리사이드 영역이 상기 게이트(4)의 표면 상에 형성될 수도 있다.
상기 커패시터 소자(11)의 상기 하측 전극(8)과 상기 상측 전극(9)은 서로 상이한 재료로, 즉 상이한 층 구조를 사용하여 형성될 수도 있다. 또한, 상기 상측 전극(9)과 상기 하측 전극(8)중 적어도 하나의 전극, 예컨대 상기 상측 전극(9)은 이리듐 산화물을 포함할 수도 있다. 이리듐 층이 이들 전극(8,9)내에 포함될 수도 있다.
상기 구조의 반도체 장치(100)의 각각의 층을 형성하기 위해, 즉 에칭을 수행하기 위해, 공지되어 있는 적절한 공정을 이용할 수 있다.
상기 예에서는 CMOS 트랜지스터를 포함하고 있는 반도체 장치에 대해서 설명되었지만, 통상적인 MOS 트랜지스터도 사용될 수 있음을 알아야 한다.
이상에서 설명한 바와 같이, 본 발명의 반도체 장치에서는, 상호 접속층의 바닥부에 티타늄이 사용되지 않으며, 따라서 커패시터 막 안으로 티타늄이 확산함으로써 생기는 커패시터 막의 특성의 열화를 방지할 수 있다. 이에 따라, 우수한 특성을 가지고 있는 커패시터 소자를 가진 반도체 장치를 얻을 수 있다.
기타 다른 각종 수정은 당업자에게 명백하고, 또한 본 발명의 범위 및 사상으로부터 이탈하지 않고 당업자에 의해 용이하게 행해질 수 있다. 따라서, 특허 청구 범위는 여기서 행해진 설명에 한정되도록 의도된 것이 아니고 넓게 해석되도록 의도된 것이다.
Claims (4)
- 실리콘 기판과;상기 실리콘 기판 상에 제공되어 있는 MOS 반도체 장치로서, 최외측 표면 상에 실리사이드 영역을 포함하고 있는 MOS 반도체 장치와;상기 MOS 반도체 장치를 덮고 있는 제 1 절연막과;상기 제 1 절연막 상에 제공되어 있는 커패시터 소자로서, 하측 전극, 상측 전극, 및 상기 하측 전극과 상기 상측 전극 사이에 삽입되어 강유전성 재료를 포함하고 있는 커패시터 막을 구비하고 있는 커패시터 소자와;상기 제 1 절연막 및 상기 커패시터 소자를 덮고 있는 제 2 절연막과;상기 MOS 반도체 장치 및 상기 커패시터 소자 상의 제 1 절연막 및 제 2 절연막에 제공되어 있는 접촉 구멍과;상기 제 2 절연막 상에 제공되어 있는 상호 접속층으로서, 상기 MOS 반도체 장치와 상기 커패시터 소자를 서로 전기적으로 접속하는 상호 접속층을 구비하고 있고,상기 상호 접속층의 바닥부가 티타늄 이외의 다른 전도성 재료를 포함하고 있는 반도체 장치.
- 제 1 항에 있어서, 상기 실리사이드 영역은 티타늄 실리사이드, 코발트 실리사이드, 크롬 실리사이드, 몰리브덴 실리사이드, 텅스텐 실리사이드, 탄탈 실리사이드, 팔라듐 실리사이드, 백금 실리사이드, 바나듐 실리사이드, 및 지르코늄 실리사이드중 하나를 포함하고 있는 반도체 장치.
- 제 1 항에 있어서, 상기 상호 접속층은 질화 티타늄 층, 알루미늄 층 및 질화 티타늄 층을 상기 실리콘 기판으로부터 이 순서로 포함하고 있는 다층 구조와; 질화 텅스텐 층, 알루미늄 층 및 질화 티타늄 층을 상기 실리콘 기판으로부터 이 순서로 포함하고 있는 다층 구조와; 질화 탄탈 층, 알루미늄 층 및 질화 티타늄 층을 상기 실리콘 기판으로부터 이 순서로 포함하고 있는 다층 구조와; 질화 텅스텐층, 알루미늄 층, 질화 티타늄 층을 상기 실리콘 기판으로부터 이 순서로 포함하고 있는 다층 구조중 하나의 다층 구조를 구비하고 있는 반도체 장치.
- 제 1 항에 있어서, 상기 상측 전극은 산화 이리듐 층을 구비하고 있는 반도체 장치.
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