KR19990031198U - 입력되는 표시 모드에 대응하여 위상 동기 루프 회로의 입력 전압을 제어하는 디스플레이 장치 - Google Patents

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Abstract

본 고안은 디스플레이 장치에 관한 것으로, 호스트로부터 제공되는 수평 및 수직 동기 신호와 아날로그 비디오 신호를 받아들여서 호스트가 지원하는 표시 모드를 판별하는 마이크로컴퓨터와 화소 클럭을 발생하는 PLL 회로 사이에 구비되어, 파인 및 코스 제어를 위해 PLL 회로 내부의 차지 펌프 회로로 안정된 전압을 공급하도록 제어하는 전압 제어 회로와 코스 제어시에 안정된 전압을 공급하도록 스위칭하는 스위칭 회로를 포함한다. 마이크로컴퓨터는 PLL 회로에서 출력되는 화소 클럭에 의해 아날로그 디지털 컨버터의 아날로그 샘플링을 위한 클럭의 주파수를 조정하는 코스 제어와 아날로그 디지털 컨버터의 아날로그 샘플링을 위한 클럭의 위상을 조정하는 파인 제어를 스위칭 회로를 통해 동시에 차지 펌프 회로를 자극하는 것을 차단한다. 그러므로 차지 펌프 회로에 DC 전압이 인가되면 디바이더의 분주 횟수가 변경되어 PLL 회로의 로크 범위를 벗어나게 되어 루프 피드백이 중단되는 현상을 방지한다.

Description

입력되는 표시 모드에 대응하여 위상 동기 루프 회로의 입력 전압을 제어하는 디스플레이 장치(DISPLAY APPARATUS WITH VOLTAGE CONTROL CIRCUIT FOR CHARGE PUMP CIRCUIT OF PHASE LOCK LOOP CIRCUIT IN RESPONSE TO DISPLAY MODE)
본 고안은 디스플레이 장치에 관한 것으로, 좀 더 구체적으로 마이크로컴퓨터와 PLL 회로 사이에 구비된 전압 제어 회로를 제어하여, 호스트로부터 입력되는 표시 모드에 대응해서 PLL 회로의 차지 펌프 회로에 공급되는 전압을 조정하는 디스플레이 장치에 관한 것이다.
다중 표시 모드 디스플레이 장치는 호스트로부터 제공되는 수평 동기 신호와 수직 동기 신호 및 아날로그 비디오 신호에 받아들여서 마이크로컴퓨터가 이를 판별하고, 다중 표시 모드 중에 하나의 표시 모드로 디스플레이한다.
그리고 디스플레이 장치에 있어서 PLL(Phase Locked Loop) 회로는 위상 검출부와 로패스필터와 챠지 펌프 회로와 전압 제어 발진 회로 및 분주기를 포함하고 있다. 그리고 마이크로컴퓨터의 제어를 받아 화소 클럭을 발생한다.
그러므로 마이크로컴퓨터는 해당 표시 모드에 대응되는 PLL 회로로부터 아날로그 디지털 컨버터로 제공되는 클럭의 위상과 주파수를 조정하기 위하여 PLL 회로의 클럭 발생을 제어한다. 이어서 아날로그 디지털 컨버터는 PLL 회로의 화소 클럭을 받아서 해당 표시 모드에 따른 아날로그 클럭을 샘플링한다.
도 1을 참조하면, 종래 기술에 따른 디스플레이 장치는 마이크로컴퓨터(10)와 PLL 회로(20) 사이에 전압 제어 회로(40)를 구비하고 있다. 그리고 호스트(미도시됨)로부터 입력되는 수평 및 수직 동기 신호와 비디오 신호에 대응하여 해당 표시 모드를 디스플레이한다.
상기 마이크로컴퓨터(10)는 입력되는 표시 모드를 판별하고, 이에 대응하여 상기 PLL 회로(20)로부터 발생되는 화소 클럭(D_clk)을 조정하기 위한 제어 신호(Coarse, Fine)를 출력한다.
즉, 마이크로컴퓨터(10)는 해당 표시 모드에 따른 아날로그 디지털 컨버터(미도시됨)의 샘플링 클럭을 조정하기 위한 코스 제어 신호(Coarse)와 아날로그 디지털 컨버터의 샘플링 클럭의 위상을 지연하기 위한 파인 제어 신호(Fine)를 상기 PLL 회로(20)로 출력한다.
그러나 코스 제어 신호(Coarse)와 파인 제어 신호(Fine)는 전원 전압이 서로 다른 관계로 인하여 즉, 코스 제어보다 파인 제어의 전원 전압이 더 높으므로서 높은 파인 제어 신호(Fine)의 전원 전압(VDC2) 인가 상태에서의 코스 제어 신호(Coarse) 발생시에는 파인 제어 신호(Fine)의 전원 전압(VDC2)으로 인하여 PLL 회로(20)의 챠지 펌프 회로(미도시됨)를 자극하게 된다. 그러므로 차지 펌프 회로에 전압이 인가되면 해당 모드에 대응하여 마이크로컴퓨터(10)로부터 PLL 회로(20)는 제어를 받는다. 이어서 PLL 회로(20)의 디바이더(미도시됨)는 제어에 응답해서 분주수가 변경되고, PLL 회로(20)의 로킹 레인지(locking range)를 벗어나게 되어 루프 피드백이 중단되는 현상이 발생된다. 이에 따라 PLL 회로(20)의 IC가 파괴되거나 디스플레이 장치가 오동작을 하는 경우가 발생되는 문제점이 있다.
상술한 문제점을 해결하기 위하여 본 고안은 샘플링 클럭수를 조정시에는 클럭의 위상을 조정하는 제어 신호를 차단하여 PLL 회로의 챠지 펌프 회로의 자극을 예방함으로서 오동작을 방지하는 디스플레이 장치를 제공하는데 있다.
또한 상술한 문제점을 해결하기 위하여 본 고안은 샘플링 클럭수를 조정시에는 클럭의 위상을 조정하는 제어 신호를 차단하여 PLL 회로의 IC가 파괴되는 현상을 방지하는 디스플레이 장치를 제공하는데 있다.
도 1은 종래 기술에 따른 디스플레이 장치의 마이크로컴퓨터와 PLL 회로의 접속 구성을 나타내는 회로도;
도 2는 본 고안에 따른 디스플레이 장치의 마이크로컴퓨터와 PLL 회로의 접속 구성을 나타내는 블럭도;
도 3은 도 2에 도시한 본 고안의 실시예에 따른 차지 펌프 제어 회로의 구성을 도시한 회로도.
*도면의 주요 부분에 대한 부호 설명
10 : 마이크로컴퓨터 20 : 위상 동기 루프 회로
22 : 위상 검출부 24 : 로 패스 필터
26 : 차지 펌프 회로 30 : 분주기
40 : 전압 제어 회로 42 : 제 1 전압 제어 회로
44 : 제 2 전압 제어 회로 50 : 스위칭 회로
상술한 문제점을 해결하기 위한 본 고안의 일 특징에 의하면, 다중 표시 모드를 지원하는 호스트로부터 제공되는 수평 동기 신호와 수직 동기 신호 및 적어도 하나의 아날로그 비디오 신호에 대응하여 상기 다중 표시 모드 중에 하나의 표시 모드를 출력하는 디스플레이 장치에 있어서: 상기 호스트로부터 입력되는 표시 모드를 판별하고, 판별된 표시 모드에 대응하여 제 1 내지 제 3 제어 신호를 발생하는 모드 판별 수단과; 상기 제 1 및 제 2 제어 신호와 상기 수평 동기 신호를 받아들여서 상기 표시 모드에 따른 해당 화소 클럭을 발생하는 클럭 발생 수단과; 제 1/제 2 전압과 상기 제 1/제 2 제어 신호를 받아들여서 상기 클럭의 위상/주파수를 조정하기 위한 출력 신호를 상기 클럭 발생 수단으로 제공하는 전압 제어 수단 및; 상기 제 1 전압)과 상기 제 3 제어 신호를 받아들여서 상기 제 3 제어 신호의 제 1/제 2 레벨에 의해서 상기 제 2 제어 신호를 상기 클럭 신호 발생 수단으로 공급/차단하도록 스위칭하는 스위칭 수단을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 제어 신호는 상기 클럭의 수를 조정하기 위한 제어 신호이다.
이 특징의 바람직한 실시예에 있어서, 상기 제 2 제어 신호는 상기 클럭의 위상을 조정하기 위한 제어 신호이다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 전압은 12 V 및 5 V의 DC 전압이다.
이 특징의 바람직한 실시예에 있어서, 상기 모드 판별 수단은 상기 제 1 제어 신호를 발생하는 경우에는, 상기 제 3 제어 신호를 상기 제 2 레벨으로 출력한다.
이 특징의 바람직한 실시예에 있어서, 상기 모드 판별 수단은 상기 제 2 제어 신호를 발생하는 경우에는, 상기 제 3 제어 신호를 상기 제 1 레벨으로 출력한다.
이 특징의 바람직한 실시예에 있어서, 상기 전압 제어 수단은: 일단이 상기 제 1 전압을 인가하고 타단이 상기 모드 판별 수단의 제 2 제어 신호 출력 단자에 연결되는 제 1 저항과; 일단이 상기 제 1 저항의 타단에 연결되는 제 2 저항과; 일단이 상기 제 2 저항의 타단에 연결되는 인덕터와; 일단이 상기 인덕터의 타단에 연결되고 타단이 상기 클럭 발생 수단의 입력단에 연결되는 제 3 저항과; 일단이 상기 제 3 저항의 타단에 연결되고 타단이 접지되는 제 1 캐패시터 및; 캐소우드 단자가 상기 제 1 캐패시터의 일단에 연결되고, 애노우드 단자가 접지되는 제너 다이오드를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 스위칭 수단은: 일단이 상기 제 2 전압을 인가하고 타단이 상기 모드 판별 수단의 제 3 제어 신호 출력 단자에 연결되는 제 4 저항과; 일단이 상기 제 4 저항의 타단에 연결되는 제 5 저항과; 일단이 상기 제 5 저항의 타단에 연결되는 인덕터와; 일단이 상기 인덕터의 타단에 연결되고 타단이 접지되는 제 2 캐패시터와; 드레인 단자가 상기 제너 다이오드의 캐소우드 단자에 연결되고, 게이트 단자가 상기 제 2 캐패시터의 일단에 연결되며, 소스 단자가 접지되는 N채널 MOS 트랜지스터를 포함한다.
이상과 같은 본 고안에 의하면, 마이크로컴퓨터는 호스트로부터 입력되는 표시 모드를 판별하고, 이에 대응되는 제 1 및 제 2 제어 신호를 PLL 회로로 출력한다. 그리고 제 1 제어 신호 출력시에는 제 2 제어 신호의 출력을 차단하는 제 3 제어 신호를 출력한다.
이하 본 고안의 실시예를 첨부 도면에 의거하여 상세히 설명한다.
도 3은 본 고안의 일 실시예에 따른 다중 표시 모드의 디스플레이 장치의 내부 구성을 도시하고 있다. 즉 상기 디스플레이 장치는 신규한 마이크로컴퓨터(10)와 PLL 회로(20)를 포함하고 있다. 그리고 마이크로컴퓨터(10)와 PLL 회로(20) 사이에 전압 제어 회로(40)와 신규한 스위칭 회로(50)를 구비하고 있다.
상기 마이크로컴퓨터(10)는 디스플레이 장치에 연결된 호스트(미도시됨)로부터 입력되는 수평 및 수직 동기 신호(Hsync, Vsync)와 적어도 하나 이상의 아날로그 비디오 신호(RGB Signal)를 받아들여서 해당 표시 모드를 판별한다. 이어서 판별된 표시 모드에 대응하여 상기 PLL 회로(20)로부터 출력되는 클럭(D_clk)의 위상과 주파수를 조정하기 위한 코스 제어 신호(Coarse)와 파인 제어 신호(Fine)를 발생한다. 그리고 상기 코스 제어시에는 상기 파인 제어를 차단하기 위한 스위칭 제어 신호(Sw)를 발생한다.
또한 상기 마이크로컴퓨터(10)는 표시 모드에 대응하여 상기 PLL 회로(20)의 분주기(30)를 제어한다.
상기 PLL 회로(20)는 상기 마이크로컴퓨터(10)의 제어 신호를 받아서 해당 표시 모드에 대응하여 아날로그 디지털 컨버터(미도시됨)의 아날로그 클럭 샘플링을 위한 화소 클럭(D_clk)을 발생한다. 그리고 상기 PLL 회로(10)는 챠지 펌프 회로(26)와 분주기(30)를 포함하고 있다.
종래 기술에 의하면, 상기 챠지 펌프 회로(26)는 상기 파인 제어 신호 (Fine) 인가 상태에서의 상기 코스 제어 신호(Coarse) 인가시에는 상기 파인 제어 신호(Fine)의 높은 전원 전압(VDC2: 예컨데 DC 12 V)으로 인하여 상기 분주기(30)의 분주수(divided number)가 변경되어 상기 PLL 회로(20)의 로킹 레인지(locking range) 한계를 넘어서 디스플레이 장치의 오동작을 야기시키거나 PLL 회로의 IC가 파괴되었다.
다시 도면을 참조하면, 상기 PLL 회로(20)는 상기 코스 및 파인 제어 신호(Coarse, Fine)와 수평 동기 신호(Hsync)를 받아들여서 상기 표시 모드에 따른 해당 화소 클럭(D_clk)을 발생한다. 그리고 상기 분주기(30)는 해당 표시 모드에 따른 상기 마이크로컴퓨터(10)로부터 분주수를 제어받는다. 이어서 이를 루프 피드백한다.
상기 전압 제어 회로(40)는 해당 표시 모드에 따른 상기 코스 및 파인 제어 신호(Coarse, Fine)를 받아들여서 상기 PLL 회로(20)의 챠지 펌프 회로(26)로 적정의 전압을 제공한다.
그리고 상기 스위칭 회로(50)는 상기 코스 제어 신호(Coarse)를 상기 PLL 회로(20)로 인가시에 구동되어 상기 파인 제어 신호(Fine)를 접지시킴으로서 이를 차단한다.
구체적으로 상기 전압 제어 회로(40)는 상기 코스 제어 신호(Coarse)를 받아들여서 상기 클럭(D_clk)에 의한 아날로그 디지털 컨버터(미도시됨)의 아날로그 클럭 샘플링의 위상을 조정하기 위한 출력 신호를 발생하는 제 1 전압 제어 회로(42)와 상기 파인 제어 신호(Fine)를 받아들여서 상기 클럭(D_clk)에 의한 아날로그 디지털 컨버터의 아날로그 클럭 샘플링의 주파수를 조정하기 위한 출력 신호를 발생하는 제 2 전압 제어 회로(44)를 포함한다.
그리고 상기 제 2 전압 제어 회로(44)는 제 1 내지 제 3 저항(R2, R3, R4)과 제 1 인더터(L1)와 제 1 캐패시터(C1) 및 제너 다이오드(D1)를 구비하고 있다.
상기 제 1 저항(R2)은 일단이 상기 제 1 전압(VDC1)을 인가하고 타단이 상기 마이크로컴퓨터(10)의 파인 제어 신호(Fine)의 출력 단자에 연결된다.
상기 제 2 저항(R3)은 일단이 상기 제 1 저항(R2)의 타단에 연결된다.
상기 제 1 인덕터(L1)는 일단이 상기 제 2 저항(R3)의 타단에 연결된다.
상기 제 3 저항(R4)은 일단이 상기 제 1 인덕터(L1)의 타단에 연결되고 타단이 상기 PLL 회로(20)에 연결된다.
그리고 상기 제 1 캐패시터(C1)는 일단이 상기 제 3 저항(R4)의 타단에 연결되고 타단이 접지된다.
상기 제너 다이오드(D1)는 캐소우드 단자가 상기 제 1 캐패시터(C1)의 일단에 연결되고, 애노우드 단자가 접지된다.
그리고 상기 제 1 인덕터(L1)와 제 3 저항(R4) 및 제 1 캐패시터(C1)는 평활 회로로 동작한다.
상기 스위칭 회로(50)은 제 4 및 제 5 저항(R5, R6)과 제 2 인더터(L2)와 제 2 캐패시터(C2) 및 NMOS 트랜지스터(Q1)를 구비하고 있다.
상기 제 4 저항(R5)은 일단이 상기 제 1 전압(VDC1)을 인가하고 타단이 상기 마이크로컴퓨터(10)의 스위칭 제어 신호(Sw)의 출력 단자에 연결된다.
상기 제 5 저항(R6)은 일단이 상기 제 4 저항(R5)의 타단에 연결된다.
상기 제 2 인덕터(L2)는 일단이 상기 제 5 저항(R6)의 타단에 연결된다.
상기 제 2 캐패시터(C2)는 일단이 상기 제 2 인덕터(L2)의 타단에 연결되고 타단이 접지된다.
상기 NMOS 트랜지스터(Q1)는 드레인 단자가 상기 제너 다이오드(D1)의 캐소우드 단자에 연결되고, 게이트 단자가 상기 제 2 캐패시터(C2)의 일단에 연결되며, 소스 단자가 접지된다.
그리고 상기 제 2 인덕터(L2)와 제 2 캐패시터(C2)는 평활 회로로 동작한다.
따라서 마이크로컴퓨터(10)는 코스 제어시에 파인 제어 상태의 높은 전압(VDC2)을 차단시키기 위하여 상기 스위칭 제어 신호(Sw)를 하이 레벨의 전압으로 인가한다. 이어서 평활 회로(L1, R4, C1)를 걸쳐 상기 NMOS 트랜지스터(Q1)는 도통되고, 이로 인하여 상기 파인 제어 신호(Fine)에 의한 전압은 접지된다.
그리고 파인 제어시에는 상기 스위칭 제어 신호(Sw)를 로우 레벨의 전압으로 발생하여 NMOS 트랜지스터(Q1)는 차단되어서 상기 파인 제어 신호(Fine)는 해당 모드에 따른 적정의 전압으로서 상기 PLL 회로(20)로 전송된다.
상술한 바와 같이, 본 고안은 마이크로컴퓨터로부터 PLL 회로의 클럭을 제어하기 위하여 서로 다른 2 개의 제어 신호에 의해 PLL 회로를 자극하여 PLL 회로의 로킹 레인지를 벗어나므로서 발생되는 IC 파괴 현상을 방지하고, 그리고 이를 통해 디스플레이 장치의 오동작을 막는다.

Claims (8)

  1. 다중 표시 모드를 지원하는 호스트로부터 제공되는 수평 동기 신호와 수직 동기 신호 및 아날로그 비디오 신호에 대응하여 상기 다중 표시 모드 중에 하나의 표시 모드를 출력하는 디스플레이 장치에 있어서:
    상기 호스트로부터 입력되는 표시 모드를 판별하고, 판별된 표시 모드에 대응하여 제 1 내지 제 3 제어 신호(Coarse, Fine, Sw)를 출력하는 모드 판별 수단(10)과;
    상기 제 1 및 제 2 제어 신호(Coarse, Fine)와 상기 수평 동기 신호(Hsync)를 받아들여서 상기 표시 모드에 따른 해당 화소 클럭(D_clk)을 발생하는 클럭 발생 수단(20)과;
    제 1(VDC1)/제 2 전압(VDC2)과 상기 제 1(Coarse)/제 2 제어 신호(Fine)를 받아들여서 상기 클럭(D_clk)의 위상/주파수를 조정하기 위한 출력 신호를 상기 클럭 발생 수단(20)으로 제공하는 전압 제어 수단(40) 및;
    상기 제 1 전압(VDC1)과 상기 제 3 제어 신호(Sw)를 받아들여서 상기 제 3 제어 신호(Sw)의 제 1/제 2 레벨에 의해서 상기 제 2 제어 신호(Fine)를 상기 클럭 신호 발생 수단(20)으로 공급/차단하도록 스위칭하는 스위칭 수단(50)을 포함하는 것을 특징으로 하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 1 제어 신호(Coarse)는 해당 표시 모드에 따른 상기 클럭(D_clk)의 주파수를 조정하기 위한 것을 특징으로 하는 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제 2 제어 신호(Fine)는 해당 표시 모드에 따른 상기 클럭(D_clk)의 위상을 조정하기 위한 것을 특징으로 하는 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 모드 판별 수단(10)은 상기 제 1 제어 신호(Coarse)를 발생하는 경우에는, 상기 제 3 제어 신호(Sw)를 상기 제 2 레벨으로 출력하는 것을 특징으로 하는 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 모드 판별 수단(10)은 상기 제 2 제어 신호(Fine)를 발생하는 경우에는, 상기 제 3 제어 신호(Sw)를 상기 제 1 레벨으로 출력하는 것을 특징으로 하는 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 전압 제어 수단(40)은:
    상기 제 1 제어 신호(Coarse)를 받아들여서 상기 클럭(D_clk)의 위상을 조정하기 위한 출력 신호를 발생하는 제 1 전압 제어 수단(42)과;
    상기 제 2 제어 신호(Fine)를 받아들여서 상기 클럭(D_clk)의 주파수를 조정하기 위한 출력 신호를 발생하는 제 2 전압 제어 수단(44)을 포함하는 것을 특징으로 하는 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 제 2 전압 제어 수단(44)은:
    일단이 상기 제 1 전압(VDC1)을 인가하고 타단이 상기 모드 판별 수단(10)의 제 2 제어 신호(Fine)의 출력 단자에 연결되는 제 1 저항(R2)과;
    일단이 상기 제 1 저항(R2)의 타단에 연결되는 제 2 저항(R3)과;
    일단이 상기 제 2 저항(R3)의 타단에 연결되는 제 1 인덕터(L1)와;
    일단이 상기 인덕터(L1)의 타단에 연결되고 타단이 상기 클럭 발생 수단(20)에 연결되는 제 3 저항(R4)과;
    일단이 상기 제 3 저항(R4)의 타단에 연결되고 타단이 접지되는 제 1 캐패시터(C1) 및;
    캐소우드 단자가 상기 제 1 캐패시터(C1)의 일단에 연결되고, 애노우드 단자가 접지되는 제너 다이오드(D1)를 포함하는 것을 특징으로 하는 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 스위칭 수단(50)은:
    일단이 상기 제 1 전압(VDC1)을 인가하고 타단이 상기 모드 판별 수단(10)의 제 3 제어 신호(Sw)의 출력 단자에 연결되는 제 4 저항(R5)과;
    일단이 상기 제 4 저항(R5)의 타단에 연결되는 제 5 저항(R6)과;
    일단이 상기 제 5 저항(R6)의 타단에 연결되는 제 2 인덕터(L2)와;
    일단이 상기 제 2 인덕터(L2)의 타단에 연결되고 타단이 접지되는 제 2 캐패시터(C2)와;
    드레인 단자가 상기 제너 다이오드(D1)의 캐소우드 단자에 연결되고, 게이트 단자가 상기 제 2 캐패시터(C2)의 일단에 연결되며, 소스 단자가 접지되는 N채널 MOS 트랜지스터(Q1)를 포함하는 것을 특징으로 하는 디스플레이 장치.
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